JPH02271619A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02271619A JPH02271619A JP9410989A JP9410989A JPH02271619A JP H02271619 A JPH02271619 A JP H02271619A JP 9410989 A JP9410989 A JP 9410989A JP 9410989 A JP9410989 A JP 9410989A JP H02271619 A JPH02271619 A JP H02271619A
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- polycrystalline silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
半導体基板に溝を形成してキャパシタや素子分離として
利用する場合、溝の角部が角ぼっていると酸化膜を形成
する際、角部に酸化膜の応力が集中し酸化が抑制され、
他の部分より酸化膜が薄くなってしまう。そのため角部
に電界が集中し耐圧劣化の原因になっていた。
利用する場合、溝の角部が角ぼっていると酸化膜を形成
する際、角部に酸化膜の応力が集中し酸化が抑制され、
他の部分より酸化膜が薄くなってしまう。そのため角部
に電界が集中し耐圧劣化の原因になっていた。
そのため従来は特開昭６１−２７６２２６号のように一
旦酸化させてやることで角部を丸め、酸化膜除去後に所
望の厚さの酸化膜を形成していた。
旦酸化させてやることで角部を丸め、酸化膜除去後に所
望の厚さの酸化膜を形成していた。
そうすることで均一な膜厚の酸化膜を得ていた。
前述の従来技術では溝を素子分離として使用する場合、
寄生チャンネル防止のため打ち込まれたボロンなどの不
純物が熱酸化により拡散され、素子領域にまでせり出し
てきてしきい値電圧の変動をもたらしたり、又、所望の
酸化膜を形成する前に一旦酸化させるため、その酸化膜
の厚さだけ素子分離領域が広くなり縮小化に影響をもた
らすという課題を有していた。
寄生チャンネル防止のため打ち込まれたボロンなどの不
純物が熱酸化により拡散され、素子領域にまでせり出し
てきてしきい値電圧の変動をもたらしたり、又、所望の
酸化膜を形成する前に一旦酸化させるため、その酸化膜
の厚さだけ素子分離領域が広くなり縮小化に影響をもた
らすという課題を有していた。
本発明はこのような課題を解決するもので、目的とする
ところは角部に丸みをもたせるエツチングと、角部の曲
率半径を制御する方法を提供するところにある。
ところは角部に丸みをもたせるエツチングと、角部の曲
率半径を制御する方法を提供するところにある。
本発明の半導体装置の製造方法は、半導体基板に溝を形
成する工程において、 （ａ）半導体基板上に絶縁膜のマスクを形成する工程と
、 （ｂ）前記半導体基板上に多結晶シリコンを堆積させる
工程と、 （ｃ）前記多結晶シリコンに不純物を導入する工程と、 （ｄ）前記多結晶シリコン及び前記半導体基板を連続し
てエツチングする工程と、 （ｅ）前記絶縁膜を除去することを特徴とする。
成する工程において、 （ａ）半導体基板上に絶縁膜のマスクを形成する工程と
、 （ｂ）前記半導体基板上に多結晶シリコンを堆積させる
工程と、 （ｃ）前記多結晶シリコンに不純物を導入する工程と、 （ｄ）前記多結晶シリコン及び前記半導体基板を連続し
てエツチングする工程と、 （ｅ）前記絶縁膜を除去することを特徴とする。
又、本発明の半導体装置の製造方法は、多結晶シリコン
への不純物の導入量に応じて溝角部の曲率半径を任意に
制御することを特徴とする。
への不純物の導入量に応じて溝角部の曲率半径を任意に
制御することを特徴とする。
以下、本発明について実施例に基づき詳細に説明する。
半導体基板１０１上に化学的気相堆積法（以下ＣＶＤと
呼ぶ）で二酸化シリコン１０２を３０００Ａ形成する。
呼ぶ）で二酸化シリコン１０２を３０００Ａ形成する。
その上にレジストを塗布し、パタニングする。パターニ
ングしたレジストをマスクにして二酸化シリコン１０２
をエツチングする。
ングしたレジストをマスクにして二酸化シリコン１０２
をエツチングする。
（第１図）但し、絶縁膜は二酸化シリコンに限らず、例
えば窒化シリコンでも良く、膜厚も半導体基板のエツチ
ングにマスクとして使用できるだけあれば良い。又、形
成方法もＣＶＤに限らずスパッタ法や熱酸化でもかまわ
ない。
えば窒化シリコンでも良く、膜厚も半導体基板のエツチ
ングにマスクとして使用できるだけあれば良い。又、形
成方法もＣＶＤに限らずスパッタ法や熱酸化でもかまわ
ない。
次に半導体基板１０１及び二酸化シリコン１０２上にＣ
ＶＤで多結晶シリコン１０３を１０００Ａ形成する。（
第２図）但し、多結晶シリコンの膜厚及び形成方法もこ
れに限るものではない。
ＶＤで多結晶シリコン１０３を１０００Ａ形成する。（
第２図）但し、多結晶シリコンの膜厚及び形成方法もこ
れに限るものではない。
次に形成した多結晶シリコン１０３にイオン注入装置を
用いてリンを７０ＫｅＶの加速度で１×１０１５個／Ｃ
−だけ打ち込む。（第３図）但し、打ち込みイオン種・
加速度・ドーズ量はこれに限るものではないし、イオン
注入を用いず拡散による方法でも構わない。この多結晶
シリコンへの不純物導入量に応じて多結晶シリコンのエ
ツチング速度が変化するため、溝角部の曲率半径を制御
することができる。（第１１図） 次に多結晶シリコン１０３及び半導体基板１０１を連続
してエツチングする。（第５図）エツチングは平行平板
型ＲＩＥを用い、ＣＦ、を１００ 、Ｃ０Ｍ％ ０２を
１０５ｃｃｈ＋で２５０．７．、、の圧力下で高周波（
１３，５６ＭＨｚ）を３００Ｗ印加して行った。これに
よってまず多結晶シリコン１０３がエツチングされ、二
酸化シリコン１０２の側面にサイドウオール１０３′
として残る。（第４図）そのままエツチングを続けると
、多結晶シリコン１０３のないところは半導体基板１０
１がエツチングされ、多結晶シリコン１０３の残ってい
るところはその分だけ半導体基板１０１のエツチングが
遅れることになり、溝の角度が丸くなる。
用いてリンを７０ＫｅＶの加速度で１×１０１５個／Ｃ
−だけ打ち込む。（第３図）但し、打ち込みイオン種・
加速度・ドーズ量はこれに限るものではないし、イオン
注入を用いず拡散による方法でも構わない。この多結晶
シリコンへの不純物導入量に応じて多結晶シリコンのエ
ツチング速度が変化するため、溝角部の曲率半径を制御
することができる。（第１１図） 次に多結晶シリコン１０３及び半導体基板１０１を連続
してエツチングする。（第５図）エツチングは平行平板
型ＲＩＥを用い、ＣＦ、を１００ 、Ｃ０Ｍ％ ０２を
１０５ｃｃｈ＋で２５０．７．、、の圧力下で高周波（
１３，５６ＭＨｚ）を３００Ｗ印加して行った。これに
よってまず多結晶シリコン１０３がエツチングされ、二
酸化シリコン１０２の側面にサイドウオール１０３′
として残る。（第４図）そのままエツチングを続けると
、多結晶シリコン１０３のないところは半導体基板１０
１がエツチングされ、多結晶シリコン１０３の残ってい
るところはその分だけ半導体基板１０１のエツチングが
遅れることになり、溝の角度が丸くなる。
但し、エツチング装置及び条件はこれに限るものではな
い。本実施例では半導体基板１０１を８００ＯＡエツチ
ングした時点で終了させた。溝の深さはこれに限らない
。
い。本実施例では半導体基板１０１を８００ＯＡエツチ
ングした時点で終了させた。溝の深さはこれに限らない
。
半導体基板１０１のエツチング終了後、マスクとして使
用した二酸化シリコン１０２を弗化水素液で除去する。
用した二酸化シリコン１０２を弗化水素液で除去する。
（第６図）
〔発明の効果〕
以上述べた本発明では溝角部を丸めるのに酸化を使わず
エツチングで行えるため、酸化によるボロンの熱拡散が
起らず、しきい値電圧などのデバイス特性への影響もな
くすることができる。
エツチングで行えるため、酸化によるボロンの熱拡散が
起らず、しきい値電圧などのデバイス特性への影響もな
くすることができる。
又、多結晶シリコンへ導入する不純物量に応じて溝角部
を任意の曲率半径にでき、同じパターンのマクスで溝幅
の異なる溝を形成することができる。
を任意の曲率半径にでき、同じパターンのマクスで溝幅
の異なる溝を形成することができる。
第１図から第６図は本発明における一実施例の工程断面
図である。 第７図は溝角部が角ぼっている場合の酸化膜の絶縁破壊
電界のヒストグラムである。 第８図は本発明における場合の酸化膜の絶縁破壊電界の
ヒストグラムである。 第９図は従来技術におけるしきい値電圧のチャンネル幅
異存性を示すグラフである。 第１０図は本発明におけるしきい値電圧のチャンネル幅
異存性を示すグラフである。 第１１図は多結晶シリコンの抵抗値と溝角部の曲率半径
の関係を示すグラフである。 １０１・・・半導体基板 １０２・・・二酸化シリコン １０３・・・多結晶シリコン １０３′ ・・サイドウオール 以 上 −５−、ネル協 名１０目 曲、阜斗慢で 名１１巳 しセ・・仮電王Ｅ 度も
図である。 第７図は溝角部が角ぼっている場合の酸化膜の絶縁破壊
電界のヒストグラムである。 第８図は本発明における場合の酸化膜の絶縁破壊電界の
ヒストグラムである。 第９図は従来技術におけるしきい値電圧のチャンネル幅
異存性を示すグラフである。 第１０図は本発明におけるしきい値電圧のチャンネル幅
異存性を示すグラフである。 第１１図は多結晶シリコンの抵抗値と溝角部の曲率半径
の関係を示すグラフである。 １０１・・・半導体基板 １０２・・・二酸化シリコン １０３・・・多結晶シリコン １０３′ ・・サイドウオール 以 上 −５−、ネル協 名１０目 曲、阜斗慢で 名１１巳 しセ・・仮電王Ｅ 度も
Claims (2)
- （１）半導体基板に溝を形成する工程において、（ａ）
半導体基板上に絶縁膜のマスクを形成する工程と、 （ｂ）前記半導体基板上に多結晶シリコンを堆積させる
工程と、 （ｃ）前記多結晶シリコンに不純物を導入する工程と、 （ｄ）前記多結晶シリコン及び前記半導体基板を連続し
てエッチングする工程と、 （ｅ）前記絶縁膜を除去することを特徴とする半導体装
置の製造方法。 - （２）請求項１記載の多結晶シリコンへの不純物導入に
おいて、不純物の導入量に応じて溝角部の曲率半径を任
意に制御することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9410989A JPH02271619A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9410989A JPH02271619A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271619A true JPH02271619A (ja) | 1990-11-06 |
Family
ID=14101269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9410989A Pending JPH02271619A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271619A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997006558A1 (en) * | 1995-08-09 | 1997-02-20 | Advanced Micro Devices, Inc. | Process for rounding corners in trench isolation |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
-
1989
- 1989-04-13 JP JP9410989A patent/JPH02271619A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997006558A1 (en) * | 1995-08-09 | 1997-02-20 | Advanced Micro Devices, Inc. | Process for rounding corners in trench isolation |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
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