JPS62185353A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62185353A JPS62185353A JP2596686A JP2596686A JPS62185353A JP S62185353 A JPS62185353 A JP S62185353A JP 2596686 A JP2596686 A JP 2596686A JP 2596686 A JP2596686 A JP 2596686A JP S62185353 A JPS62185353 A JP S62185353A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- silicon surface
- semiconductor device
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000000034 method Methods 0.000 claims abstract description 15
- 230000003647 oxidation Effects 0.000 claims abstract description 13
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 13
- 239000011261 inert gas Substances 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 27
- 229910052710 silicon Inorganic materials 0.000 claims description 27
- 239000010703 silicon Substances 0.000 claims description 27
- 238000000137 annealing Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 11
- 238000005530 etching Methods 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 6
- 239000010408 film Substances 0.000 abstract 6
- 229910052681 coesite Inorganic materials 0.000 abstract 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 229910052682 stishovite Inorganic materials 0.000 abstract 3
- 229910052905 tridymite Inorganic materials 0.000 abstract 3
- 239000010409 thin film Substances 0.000 abstract 2
- 239000007787 solid Substances 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 238000009413 insulation Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係わり、ｔとえば立体
形状を有するシリコン基板上におけるＭＯＳキャパシタ
の製造方法に関する。
形状を有するシリコン基板上におけるＭＯＳキャパシタ
の製造方法に関する。
立体形状を有するシリコン表面上に熱酸化膜を形成した
際、シリコン表面上の凹部あるいは凸部においては酸化
膜厚が平坦部に比べて薄くなるという現象が見られる。
際、シリコン表面上の凹部あるいは凸部においては酸化
膜厚が平坦部に比べて薄くなるという現象が見られる。
この原因はシリコン表面の凹部あるいに凸部において、
熱酸化時に生じる応力の集中のため酸化速度がこの部分
で低下するからである。応力の集中は凹部あるいは凸部
の曲率半径の小さい程著しく、したが′って薄膜化の程
度も大きい。さらに凹部あるいは凸部では立体形状に帰
因する電界の集中が起こるため、この部分におけるＦｏ
ｗｌ ｅｒ −Ｎｏｒｄｈｅ ｉｍは著しく増え、ｅ化
膜の絶縁特性は悪くなる。
熱酸化時に生じる応力の集中のため酸化速度がこの部分
で低下するからである。応力の集中は凹部あるいは凸部
の曲率半径の小さい程著しく、したが′って薄膜化の程
度も大きい。さらに凹部あるいは凸部では立体形状に帰
因する電界の集中が起こるため、この部分におけるＦｏ
ｗｌ ｅｒ −Ｎｏｒｄｈｅ ｉｍは著しく増え、ｅ化
膜の絶縁特性は悪くなる。
このことを溝堀りキャパシタの場合を例にとり。
第４図（ａ）〜（Ｃ）を参照して説明する。まず、第４
図（ａ）に示すように、比抵抗５〜５０（Ωｃｍ−”
、ｌ程度のＰ型（１００）シリコン基板２１を用意し、
この基板１１の素子形成領域上にマスク材２２を形成す
る。
図（ａ）に示すように、比抵抗５〜５０（Ωｃｍ−”
、ｌ程度のＰ型（１００）シリコン基板２１を用意し、
この基板１１の素子形成領域上にマスク材２２を形成す
る。
次いで同図（ｂ）に示す如くマスク材２２をマスクしし
てシリコン基板２１８異方性エツチングし、例えば深さ
２（μｍ）程度の溝部２３を形成する。その後、同図（
Ｃ）に示す如（溝部２３に熱酸化によりゲート酸化膜２
４およびゲート１極２５を形成し。
てシリコン基板２１８異方性エツチングし、例えば深さ
２（μｍ）程度の溝部２３を形成する。その後、同図（
Ｃ）に示す如（溝部２３に熱酸化によりゲート酸化膜２
４およびゲート１極２５を形成し。
溝堀りキャパシタが形成されることになる。
しかしながら、この種の従来方法にあっては次のような
問題があった。すなわち、前記ゲート酸化膜２４を形成
する際に、凸型コーナ部２６．および凹部コーナ部２７
においては酸化速度が平坦部よりも遅くなるため、ゲー
ト酸化膜２４においてコーナ部２６，２７では膜厚が平
坦部よりも薄（なってしまう。さらに、コーナ部２６．
２７では電界の集中も生じるため、ゲート酸化膜のＦｏ
ｗｌｅｒ＋ Ｎｏｒｄｈｅｉｍ電流が増大し、絶縁特性
は平面キャパシタの場合に比べて著しく低下する。
問題があった。すなわち、前記ゲート酸化膜２４を形成
する際に、凸型コーナ部２６．および凹部コーナ部２７
においては酸化速度が平坦部よりも遅くなるため、ゲー
ト酸化膜２４においてコーナ部２６，２７では膜厚が平
坦部よりも薄（なってしまう。さらに、コーナ部２６．
２７では電界の集中も生じるため、ゲート酸化膜のＦｏ
ｗｌｅｒ＋ Ｎｏｒｄｈｅｉｍ電流が増大し、絶縁特性
は平面キャパシタの場合に比べて著しく低下する。
本発明の目的は、立体形状を有するシリコン表面上に形
成される酸化膜の絶縁特性を向上させ、素子の侶頼性を
高め得る半導体装置の製造方法を提供することにある。
成される酸化膜の絶縁特性を向上させ、素子の侶頼性を
高め得る半導体装置の製造方法を提供することにある。
本発明は立体形状を有するシリコン表面を一旦熱酸化し
続けて不活性ガス雰囲気中でアニールを行う一連の工程
を少くとも２度以上操り返して１００八以上の酸化膜を
形成し、しかる後この酸化膜をエツチング除去すること
によってシリコン表面の形状に丸みを持九せ、この後に
シリコン表面を酸化した際に酸化膜の局部的な薄膜化及
び電界の集中を抑制する方法である。
続けて不活性ガス雰囲気中でアニールを行う一連の工程
を少くとも２度以上操り返して１００八以上の酸化膜を
形成し、しかる後この酸化膜をエツチング除去すること
によってシリコン表面の形状に丸みを持九せ、この後に
シリコン表面を酸化した際に酸化膜の局部的な薄膜化及
び電界の集中を抑制する方法である。
ここで、前記熱酸化及びアニールにおいては高温種応力
集中が緩和される念めに、シリコン表面の丸めの効果は
大きくなる。さらに、熱酸化よりもアニールを高温で行
うことによってより効果的に応力を緩和することができ
、シリコン表面の丸めの効果は促進される。
集中が緩和される念めに、シリコン表面の丸めの効果は
大きくなる。さらに、熱酸化よりもアニールを高温で行
うことによってより効果的に応力を緩和することができ
、シリコン表面の丸めの効果は促進される。
なお、アニール時の雰囲気の不活性ガスは、Ｈｅ、Ａｒ
等の希ガスだけでなくシリコンと反応しないガスであれ
ば何を用いてもよい。
等の希ガスだけでなくシリコンと反応しないガスであれ
ば何を用いてもよい。
本発明によればシリコン表面上の立体形状に丸みを持た
せることができる。具体的な効果を第２図（ａ）〜（ｅ
）及び第３図（ａ）〜（Ｃ）によりそれぞれ凹をと凸型
コーナーの場合について説明する。第２図（ａｌに示し
た凹型コーナー３１を熱酸化すると、同図（ｂ）に示す
如く酸化膜３２が形成される。酸化時にコーナ一部に応
力の集中によってコーナ一部の酸化速度が遅くなるｔめ
、酸化膜３２とシリコンの界面は丸みを帯びる。酸化膜
３２をエツチング除去すると、同図ｆｃ）に示す如（シ
リコン表面は丸みをもつ。一方策３図ｆａ）に示した凸
型コーナー４１をもつシリコン表面を熱酸化すると、同
図（ｂ）に示す如（酸化膜４２が形成される。酸化時に
はコーナ一部では応力の集中が生じるが不活性ガス雰囲
気中でアニールを行うことによって応力を緩和すること
ができる。したがって、熱酸化とアニールを交互に行う
ことによって同図（ｂ）に示す如く酸化膜４２とシリコ
ンの界面は丸みを帯びる。熱酸化及びアニール時の温度
を９００℃以上の温度で行う場合、酸化膜の粘性係数が
低下するために応力の緩和が生じ易くなり、前記効果が
促進される。さらに、熱酸化よりもアニールを高温で行
うことによって、応力の緩和は生じ易くなり、シリコン
コーナーの丸めはより効果的になされる。
せることができる。具体的な効果を第２図（ａ）〜（ｅ
）及び第３図（ａ）〜（Ｃ）によりそれぞれ凹をと凸型
コーナーの場合について説明する。第２図（ａｌに示し
た凹型コーナー３１を熱酸化すると、同図（ｂ）に示す
如く酸化膜３２が形成される。酸化時にコーナ一部に応
力の集中によってコーナ一部の酸化速度が遅くなるｔめ
、酸化膜３２とシリコンの界面は丸みを帯びる。酸化膜
３２をエツチング除去すると、同図ｆｃ）に示す如（シ
リコン表面は丸みをもつ。一方策３図ｆａ）に示した凸
型コーナー４１をもつシリコン表面を熱酸化すると、同
図（ｂ）に示す如（酸化膜４２が形成される。酸化時に
はコーナ一部では応力の集中が生じるが不活性ガス雰囲
気中でアニールを行うことによって応力を緩和すること
ができる。したがって、熱酸化とアニールを交互に行う
ことによって同図（ｂ）に示す如く酸化膜４２とシリコ
ンの界面は丸みを帯びる。熱酸化及びアニール時の温度
を９００℃以上の温度で行う場合、酸化膜の粘性係数が
低下するために応力の緩和が生じ易くなり、前記効果が
促進される。さらに、熱酸化よりもアニールを高温で行
うことによって、応力の緩和は生じ易くなり、シリコン
コーナーの丸めはより効果的になされる。
以上のよりにして、立体形状をもつシリコン表面に丸み
を持九せることによりて、その後の酸化においては、酸
化膜の局部的な薄膜化および電界の集中を防ぐことがで
き、酸化膜の絶縁特性は著しく向上する。
を持九せることによりて、その後の酸化においては、酸
化膜の局部的な薄膜化および電界の集中を防ぐことがで
き、酸化膜の絶縁特性は著しく向上する。
〔発明の実施例〕
第１図（ａ）〜（Ｃ）は、本発明の一実施例による溝堀
リキャパシタの製造方法を示す工程断面図を示している
。まず、第１図［ａ）に示す如く比抵抗５〜５０（Ｑｍ
”）のＰ型（Ｚｏｏ）シリコン基板（半導体基板）１
１を用意し、この基板１１上に酸化膜を０．８μｍ程度
被着し１通常の写真食刻工程を行うことにより、素子形
成領域上の酸化膜を除去１．シてマスク材１２を形成す
る。次に同図（ｂ）に示す如く、同じマスフ材１２を用
いシリコン基板３１をＲＩＢで垂直に２（μｍ）異方性
エツチングして溝部１３を形成する。その仮マスク材１
２を除去し、本発明の特徴的な方法により溝部１３にお
けるコーナ一部１４゜１５に丸みをも九せる。すなわち
、同図（Ｃ）に示す如く、一旦酸化性雰囲気中で熱酸化
した後連続して不活性ガス雰囲気中でアニールを行うこ
とを２度以上繰り返し１００Ａ以上の酸化膜１６を形成
しｔ後、これをエツチング除去する。しかる後周知の方
法により第１図（ｄ）に示す如くゲート酸化膜１７およ
びゲート電極１８を形成する。
リキャパシタの製造方法を示す工程断面図を示している
。まず、第１図［ａ）に示す如く比抵抗５〜５０（Ｑｍ
”）のＰ型（Ｚｏｏ）シリコン基板（半導体基板）１
１を用意し、この基板１１上に酸化膜を０．８μｍ程度
被着し１通常の写真食刻工程を行うことにより、素子形
成領域上の酸化膜を除去１．シてマスク材１２を形成す
る。次に同図（ｂ）に示す如く、同じマスフ材１２を用
いシリコン基板３１をＲＩＢで垂直に２（μｍ）異方性
エツチングして溝部１３を形成する。その仮マスク材１
２を除去し、本発明の特徴的な方法により溝部１３にお
けるコーナ一部１４゜１５に丸みをも九せる。すなわち
、同図（Ｃ）に示す如く、一旦酸化性雰囲気中で熱酸化
した後連続して不活性ガス雰囲気中でアニールを行うこ
とを２度以上繰り返し１００Ａ以上の酸化膜１６を形成
しｔ後、これをエツチング除去する。しかる後周知の方
法により第１図（ｄ）に示す如くゲート酸化膜１７およ
びゲート電極１８を形成する。
かくして上述し九実施声ｊによれば、溝掘りキャパシタ
において溝部のコーナ部を丸くすることができ、ゲート
酸化膜のコーナ部での薄膜化およびコーナ部での電界集
中を防止し、素子の信頼性を向上させることができる。
において溝部のコーナ部を丸くすることができ、ゲート
酸化膜のコーナ部での薄膜化およびコーナ部での電界集
中を防止し、素子の信頼性を向上させることができる。
なお１本発明は上述した実施例に限定されるものではな
（、その要旨を逸脱しｒよい範囲で種々に変化して実施
できる。
（、その要旨を逸脱しｒよい範囲で種々に変化して実施
できる。
第１図は本発明の一実施例に係わる溝堀りキャパシタの
製造方法を示す工程断面図、第２図および第３図はそれ
ぞれシリコン表面のコーナ一部を丸める方法を示す工程
断面図、第４図は従来の溝堀りキャパシタの製造方法を
説明するための工程断面図である。 １１．２１・・・シリコン基板（半導体基板）、１２゜
２２・・・マスク材、１３．２３・・・溝部、１６．３
２゜４２・・・酸化膜、１４．２６．４１・・・凸をコ
ーナー、１５゜２７ 、３１・・・凹型コーナー、１７
．２４・・・ゲート酸化膜、１８．２５・・・ゲート電
極。 代理人 弁理士 則 近 憲 右 同 竹 花 喜久、″９Ａ 第１製 第２図 第３図 第４図
製造方法を示す工程断面図、第２図および第３図はそれ
ぞれシリコン表面のコーナ一部を丸める方法を示す工程
断面図、第４図は従来の溝堀りキャパシタの製造方法を
説明するための工程断面図である。 １１．２１・・・シリコン基板（半導体基板）、１２゜
２２・・・マスク材、１３．２３・・・溝部、１６．３
２゜４２・・・酸化膜、１４．２６．４１・・・凸をコ
ーナー、１５゜２７ 、３１・・・凹型コーナー、１７
．２４・・・ゲート酸化膜、１８．２５・・・ゲート電
極。 代理人 弁理士 則 近 憲 右 同 竹 花 喜久、″９Ａ 第１製 第２図 第３図 第４図
Claims (3)
- （１）立体形状を有するシリコン表面を酸化するにあた
り、一旦シリコン表面に対し、熱酸化を行った後連続し
て不活性ガス雰囲気中でのアニールを行うことを少くと
も２度以上繰り返し１００Å以上の酸化膜を形成する工
程と、該酸化膜を除去する工程と、しかる後に前記シリ
コン表面に所望の酸化膜を形成する工程とを具備したこ
とを特徴とする半導体装置の製造方法。 - （２）前記熱酸化及び不活性ガス雰囲気中でのアニール
を９００℃以上で行うことを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 - （３）前記不活性ガス雰囲気中でのアニールを前記熱酸
化における温度よりも高温で行うことを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2596686A JPS62185353A (ja) | 1986-02-10 | 1986-02-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2596686A JPS62185353A (ja) | 1986-02-10 | 1986-02-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62185353A true JPS62185353A (ja) | 1987-08-13 |
Family
ID=12180472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2596686A Pending JPS62185353A (ja) | 1986-02-10 | 1986-02-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62185353A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459847A (en) * | 1987-08-29 | 1989-03-07 | Sony Corp | Manufacture of semiconductor device |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
-
1986
- 1986-02-10 JP JP2596686A patent/JPS62185353A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459847A (en) * | 1987-08-29 | 1989-03-07 | Sony Corp | Manufacture of semiconductor device |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6188104B1 (en) | Trench DMOS device having an amorphous silicon and polysilicon gate | |
| JPS6212167A (ja) | 溝部を有する縦形半導体装置の製造方法 | |
| JP2004006660A (ja) | 半導体装置の製造方法 | |
| JPS62185353A (ja) | 半導体装置の製造方法 | |
| JP2004014696A (ja) | 半導体装置の製造方法 | |
| JPS62136022A (ja) | 半導体装置の製造方法 | |
| JPH0817813A (ja) | 半導体装置の製造方法 | |
| JPH02271620A (ja) | 半導体装置の製造方法 | |
| JPH0334541A (ja) | 半導体装置の製造方法 | |
| JPH0370156A (ja) | 半導体装置の製造方法 | |
| JPS6021540A (ja) | 半導体装置の製造方法 | |
| JPH01152650A (ja) | 半導体集積回路装置の製造方法 | |
| JPH01196134A (ja) | 半導体装置の製造方法 | |
| JPS6178138A (ja) | 半導体装置の製造方法 | |
| CN115084228A (zh) | 一种SiC MOSFET的混合型栅极氧化膜的制作方法 | |
| JPH0196950A (ja) | 半導体装置の製造方法 | |
| JPS62274665A (ja) | 半導体装置の製造方法 | |
| JPS5852850A (ja) | 半導体装置の製造方法 | |
| JPS63197365A (ja) | 半導体装置の製造方法 | |
| JPS5975667A (ja) | 半導体装置の製造方法 | |
| JPS6025246A (ja) | 半導体装置の製造方法 | |
| JPH08236475A (ja) | コンタクト窓の形成方法 | |
| JPS63177561A (ja) | 半導体装置の製造方法 | |
| JPS61276226A (ja) | 半導体装置の製造方法 | |
| JP2000307089A (ja) | ＳｉＣ層を有する基板の製造方法 |