JPS63289820A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63289820A JPS63289820A JP12430487A JP12430487A JPS63289820A JP S63289820 A JPS63289820 A JP S63289820A JP 12430487 A JP12430487 A JP 12430487A JP 12430487 A JP12430487 A JP 12430487A JP S63289820 A JPS63289820 A JP S63289820A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体基板表面の酸化防止膜をエツチングする
工程を備えた半導体装置の製造方法に関するものである
。
工程を備えた半導体装置の製造方法に関するものである
。
従来の技術
近年、ユニポーラトランジスタやバイポーラトランジス
タなどの半導体装置の製造方法には選択酸化技術が利用
されている。選択酸化技術は半導体基板表面に酸化防止
効果のあるマスク層（以下、酸化防止膜と呼ぶ）を設け
、この基板表面を酸化処理し、この酸化防止膜以外の部
分に酸化物を形成する方法である。選択酸化技術を用い
たユニポーラトランジスタは、マスク層にゲート絶縁膜
を形成し、その周辺にソース領域、ドレイン領域および
素子絶縁膜を設ける。一般に、酸化防止膜には窒化硅素
膜がよく用いられており、そのエツチングは高純度のリ
ン酸液を使用している。
タなどの半導体装置の製造方法には選択酸化技術が利用
されている。選択酸化技術は半導体基板表面に酸化防止
効果のあるマスク層（以下、酸化防止膜と呼ぶ）を設け
、この基板表面を酸化処理し、この酸化防止膜以外の部
分に酸化物を形成する方法である。選択酸化技術を用い
たユニポーラトランジスタは、マスク層にゲート絶縁膜
を形成し、その周辺にソース領域、ドレイン領域および
素子絶縁膜を設ける。一般に、酸化防止膜には窒化硅素
膜がよく用いられており、そのエツチングは高純度のリ
ン酸液を使用している。
最近では窒化硅素膜のエツチングに弗素ガスのドライエ
ツチングが用いられているが、段差部の窒化硅素膜を完
全に除去するには上述のような浸漬式エツチングが使用
される。
ツチングが用いられているが、段差部の窒化硅素膜を完
全に除去するには上述のような浸漬式エツチングが使用
される。
以下に従来の酸化防止膜をエツチングする工程を備えた
半導体製造方法について簡単な説明をおこなう。
半導体製造方法について簡単な説明をおこなう。
第３図Ａ−Ｄは従来のメサ型電界効果トランジスタの製
造方法の工程順断面図であり、Ｐ型砂素基板１に厚さ０
．３μｍの窒化硅素膜２を被着しく第３図Ａ）、酸化処
理を施して窒化硅素膜２以外の部分に厚さ０．６ミクロ
ンの酸化硅素膜３を形成しく第３図Ｂ）、次に高純度の
リン酸を用いて窒化硅素膜２の両側端を選択エツチング
してｎ型不純物を高濃度拡散してドレイン領域７、ソー
ス領域８を形成しく第３図Ｃ）、拡散工程中にこれらの
領域７，８の表面に成長した酸化硅素膜９を部分的に弗
酸処理して欠損部分を得たのち、ゲート電極金属層１０
． ドレインおよびソース電極配線層１１．１２を設
けたものである（第３図Ｄ）。
造方法の工程順断面図であり、Ｐ型砂素基板１に厚さ０
．３μｍの窒化硅素膜２を被着しく第３図Ａ）、酸化処
理を施して窒化硅素膜２以外の部分に厚さ０．６ミクロ
ンの酸化硅素膜３を形成しく第３図Ｂ）、次に高純度の
リン酸を用いて窒化硅素膜２の両側端を選択エツチング
してｎ型不純物を高濃度拡散してドレイン領域７、ソー
ス領域８を形成しく第３図Ｃ）、拡散工程中にこれらの
領域７，８の表面に成長した酸化硅素膜９を部分的に弗
酸処理して欠損部分を得たのち、ゲート電極金属層１０
． ドレインおよびソース電極配線層１１．１２を設
けたものである（第３図Ｄ）。
発明が解決しようとする問題点
しかしながら上記の従来の製造方法では、高純度のリン
酸を用いて窒化硅素膜をエツチングしているので次のよ
うな問題点を有していた。
酸を用いて窒化硅素膜をエツチングしているので次のよ
うな問題点を有していた。
リン酸による窒化硅素膜のエツチングレートは変動し易
いため、未エッチが発生し易い。未エッチになれば窒化
硅素膜の残渣がマスクとして作用して、ドレインおよび
ソースの領域である高濃度な拡散層が形成できなくなる
。そのためリン酸による窒化硅素膜のエツチングは幾分
かのオーバーエッチ処理を加えるが、オーバーエッチに
なれば硅素基板がエツチングされたり、硅素基板表面が
荒れたりして、トランジスタのリーク電流を増加させた
り、コンタクト抵抗を増大させるなどトランジスタ特性
に悪影響を与える。
いため、未エッチが発生し易い。未エッチになれば窒化
硅素膜の残渣がマスクとして作用して、ドレインおよび
ソースの領域である高濃度な拡散層が形成できなくなる
。そのためリン酸による窒化硅素膜のエツチングは幾分
かのオーバーエッチ処理を加えるが、オーバーエッチに
なれば硅素基板がエツチングされたり、硅素基板表面が
荒れたりして、トランジスタのリーク電流を増加させた
り、コンタクト抵抗を増大させるなどトランジスタ特性
に悪影響を与える。
さらに、窒化珪素膜以外の部分に酸化硅素膜を形成する
ための酸化処理により、窒化硅素膜表面に極めて薄い（
約１００Ａ以下）の酸化硅素膜が形成され、リン酸のみ
でこの薄い酸化硅素膜と窒化硅素膜をエツチングするに
は長時間の処理を必要とし、生産性が著しく悪くなる。
ための酸化処理により、窒化硅素膜表面に極めて薄い（
約１００Ａ以下）の酸化硅素膜が形成され、リン酸のみ
でこの薄い酸化硅素膜と窒化硅素膜をエツチングするに
は長時間の処理を必要とし、生産性が著しく悪くなる。
また、酸化硅素膜のエツチング液として周知の弗化水素
酸水溶液でこの薄い酸化硅素膜をエツチングしたのちに
、リン酸で窒化硅素膜をエツチングすることも可能だが
、複雑な工程を要すことと、前述した硅素基板のエツチ
ングや表面の荒れなどの問題が解決されない。
酸水溶液でこの薄い酸化硅素膜をエツチングしたのちに
、リン酸で窒化硅素膜をエツチングすることも可能だが
、複雑な工程を要すことと、前述した硅素基板のエツチ
ングや表面の荒れなどの問題が解決されない。
なお、弗化水素酸水溶液でも窒化硅素膜をエツチング可
能であるが、そのエツチングレートが約１５Ａ／分程度
と非常に小さいため、実用的でない。
能であるが、そのエツチングレートが約１５Ａ／分程度
と非常に小さいため、実用的でない。
本発明はこのような従来の問題点を解決するものであり
、酸化防止膜を選択的にエツチングする工程を備えた半
導体装置の製造方法を提供することを目的とする。
、酸化防止膜を選択的にエツチングする工程を備えた半
導体装置の製造方法を提供することを目的とする。
問題点を解決するための手段
この目的を達成するために本発明の半導体装置の製造方
法は、半導体基板表面の酸化防止膜に不純物拡散をおこ
なう工程と、弗化水素酸水溶液で前記酸化防止膜を選択
的にエツチングする工程を備えている。
法は、半導体基板表面の酸化防止膜に不純物拡散をおこ
なう工程と、弗化水素酸水溶液で前記酸化防止膜を選択
的にエツチングする工程を備えている。
作用
本発明の半導体装置の製造方法は、酸化防止膜に不純物
拡散をおこない弗化水素酸水溶液による酸化防止膜のエ
ツチングレートを高め、弗化水素酸水溶液で酸化防止膜
を選択的にエツチングすることができる。この際、弗化
水素酸水溶液を用いるため、半導体基板のエツチングや
基板表面の荒れが防止でき、また、酸化防止膜表面に薄
い酸化膜が形成された場合でも、弗化水素酸水溶液の単
一の浸漬処理工程により酸化防止膜が選択的にエツチン
グできる。
拡散をおこない弗化水素酸水溶液による酸化防止膜のエ
ツチングレートを高め、弗化水素酸水溶液で酸化防止膜
を選択的にエツチングすることができる。この際、弗化
水素酸水溶液を用いるため、半導体基板のエツチングや
基板表面の荒れが防止でき、また、酸化防止膜表面に薄
い酸化膜が形成された場合でも、弗化水素酸水溶液の単
一の浸漬処理工程により酸化防止膜が選択的にエツチン
グできる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図Ａ−Ｅは本発明の一実施例における半導体基板表
面の酸化防止膜を除去する工程を備えたメサ型電界効果
トランジスタの製造方法の工程順断面図を示すものであ
る。
面の酸化防止膜を除去する工程を備えたメサ型電界効果
トランジスタの製造方法の工程順断面図を示すものであ
る。
以下、このように構成されたメサ型電界効果トランジス
タの製造方法について説明する。まず、Ｐ型半導体基板
１の一部に約２００Ａ〜約３０００Ａの窒化硅素膜２を
選択的に形成しく第１図Ａ）、酸化性雰囲気の熱処理に
より窒化硅素膜２に覆われてない部分のＰ型半導体基板
１の表面に約１．０μの酸化硅素膜３を生成する。本発
明で実施したＰ型半導体基板１は硅素であり、硅素が酸
化されて酸化硅素が生じるときの硅素と酸素との割合は
、１対２の関係にある。従って、第１図Ｂに示すように
、酸化硅素膜３はＰ型半導体基板１に食い込んだ深さに
相当する同じ膜厚だけ基板上に盛り上がり、窒化硅素膜
２の直下のＰ型半導体基板１にメサ型の凸部が生成され
る。本来、窒化硅素膜２は熱酸化に対して不活性な膜で
酸化防止効果があるが、表面部に約１０Ａ〜約１００Ａ
程度の薄い酸化硅素膜４を生じる。次に、窒化硅素を用
いた不純物拡散法により、窒化硅素膜２と薄い酸化硅素
膜４を硼素不純物を含む窒化硅素膜５と薄い酸化硅素膜
６に変える。不純物拡散は窒化硼素の表面部より生じた
ドーパントガラスなる酸化硼素に水素を注入させたもの
を不純物源として用いている。水素を注入された酸化硼
素は熱処理温度に対する蒸気圧が高くなるので、不純物
拡散時や次工程以降の熱処理によって窒化硅素２や薄い
酸化膜に拡散される（第１図Ｃ）。さらにゲート領域に
なりうる部分をマスクパターンで保護して弗化水素酸水
溶液で硼素不純物を含む窒化硅素膜５と薄い酸化硅素膜
６の一部分をエツチングし、高濃度のｎ型不純物拡散に
よりドレイン領域７とソース領域８を形成する（第１図
Ｄ）。ドレイン領域７とソース領域８の形成の拡散工程
で生成された酸化硅素膜９の一部分を選択的にエツチン
グし、これらの電極部を設ける領域を形成した後に配線
材料を蒸着してゲート電極１０． ドレイン金属配線
層１１およびソース金属配線層１２を設けて完成する（
第１図Ｅ）。
タの製造方法について説明する。まず、Ｐ型半導体基板
１の一部に約２００Ａ〜約３０００Ａの窒化硅素膜２を
選択的に形成しく第１図Ａ）、酸化性雰囲気の熱処理に
より窒化硅素膜２に覆われてない部分のＰ型半導体基板
１の表面に約１．０μの酸化硅素膜３を生成する。本発
明で実施したＰ型半導体基板１は硅素であり、硅素が酸
化されて酸化硅素が生じるときの硅素と酸素との割合は
、１対２の関係にある。従って、第１図Ｂに示すように
、酸化硅素膜３はＰ型半導体基板１に食い込んだ深さに
相当する同じ膜厚だけ基板上に盛り上がり、窒化硅素膜
２の直下のＰ型半導体基板１にメサ型の凸部が生成され
る。本来、窒化硅素膜２は熱酸化に対して不活性な膜で
酸化防止効果があるが、表面部に約１０Ａ〜約１００Ａ
程度の薄い酸化硅素膜４を生じる。次に、窒化硅素を用
いた不純物拡散法により、窒化硅素膜２と薄い酸化硅素
膜４を硼素不純物を含む窒化硅素膜５と薄い酸化硅素膜
６に変える。不純物拡散は窒化硼素の表面部より生じた
ドーパントガラスなる酸化硼素に水素を注入させたもの
を不純物源として用いている。水素を注入された酸化硼
素は熱処理温度に対する蒸気圧が高くなるので、不純物
拡散時や次工程以降の熱処理によって窒化硅素２や薄い
酸化膜に拡散される（第１図Ｃ）。さらにゲート領域に
なりうる部分をマスクパターンで保護して弗化水素酸水
溶液で硼素不純物を含む窒化硅素膜５と薄い酸化硅素膜
６の一部分をエツチングし、高濃度のｎ型不純物拡散に
よりドレイン領域７とソース領域８を形成する（第１図
Ｄ）。ドレイン領域７とソース領域８の形成の拡散工程
で生成された酸化硅素膜９の一部分を選択的にエツチン
グし、これらの電極部を設ける領域を形成した後に配線
材料を蒸着してゲート電極１０． ドレイン金属配線
層１１およびソース金属配線層１２を設けて完成する（
第１図Ｅ）。
すなわち、この実施例によって形成されるメサ型電界効
果トランジスタは第１図Ｅに示す構造を有し、このメサ
型端部にｎ型高濃度拡散層なるドレイン領域７．ソース
領域８を有するＰ型半導体基板１と、メサ部を保護する
厚さ約２００Ａ〜約３０００Ａの不純物を含む窒化硅素
膜５と、窒化硅素膜５表面を覆う厚さ約１０Ａ〜約１０
０Ａの不純物を含む薄い酸化硅素膜６と、Ｐ型半導体基
板１０表面を覆う厚さ約１．０μの酸化硅素膜３と、不
純物を含む薄い酸化硅素膜６０表面に形成されたゲート
電極１０と、ドレイン領域７とソース領域８の酸化硅素
膜９の表面に設けられる金属配線層１１．１２とによっ
て構成されている。
果トランジスタは第１図Ｅに示す構造を有し、このメサ
型端部にｎ型高濃度拡散層なるドレイン領域７．ソース
領域８を有するＰ型半導体基板１と、メサ部を保護する
厚さ約２００Ａ〜約３０００Ａの不純物を含む窒化硅素
膜５と、窒化硅素膜５表面を覆う厚さ約１０Ａ〜約１０
０Ａの不純物を含む薄い酸化硅素膜６と、Ｐ型半導体基
板１０表面を覆う厚さ約１．０μの酸化硅素膜３と、不
純物を含む薄い酸化硅素膜６０表面に形成されたゲート
電極１０と、ドレイン領域７とソース領域８の酸化硅素
膜９の表面に設けられる金属配線層１１．１２とによっ
て構成されている。
上述の実施例によれば、窒化硼素を用いた不純物拡散で
生成された酸化硼素の不純物を窒化硅素膜２に拡散させ
ているため、弗化水素酸水溶液で迅速にエツチングする
ことができる。そこで、弗化水素酸的１５％の水溶液の
エツチング処理時間に対して酸化硼素の不純物を拡散さ
せた窒化硅素膜と拡散させないものの膜減り量を比較し
た特性曲線図を第２図に示す。第２図によれば、不純物
を拡散しない窒化硅素膜のエツチングレートは約１５Ａ
／分であるが、本発明のように不純物を拡散した窒化硅
素膜のエツチングレートは約２８０Ａ／分と貰められて
いる。このエツチングレートの値はリン酸による窒化硅
素膜のエツチングレートと同程度かそれ以上と大きなも
のであり、短時間で窒化硅素膜がエツチングできる。ま
た、弗化水素酸水溶液を用いるため、リン酸による窒化
硅素膜のエツチングによって生じていた硅素基板のエツ
チングや基板表面の荒れなどが解消でき、リーク電流や
コンタクト抵抗が小さい優れた特性のトランジスタが実
現できる。さらに、酸化性雰囲気の熱処理で生成された
窒化硅素膜上の薄い酸化硅素膜も窒化硅素膜のエツチン
グに用いる弗化水素酸水溶液の浸漬処理で同時にエツチ
ングでき、工程の簡略化が可能で、生産性の向上にも有
利である。
生成された酸化硼素の不純物を窒化硅素膜２に拡散させ
ているため、弗化水素酸水溶液で迅速にエツチングする
ことができる。そこで、弗化水素酸的１５％の水溶液の
エツチング処理時間に対して酸化硼素の不純物を拡散さ
せた窒化硅素膜と拡散させないものの膜減り量を比較し
た特性曲線図を第２図に示す。第２図によれば、不純物
を拡散しない窒化硅素膜のエツチングレートは約１５Ａ
／分であるが、本発明のように不純物を拡散した窒化硅
素膜のエツチングレートは約２８０Ａ／分と貰められて
いる。このエツチングレートの値はリン酸による窒化硅
素膜のエツチングレートと同程度かそれ以上と大きなも
のであり、短時間で窒化硅素膜がエツチングできる。ま
た、弗化水素酸水溶液を用いるため、リン酸による窒化
硅素膜のエツチングによって生じていた硅素基板のエツ
チングや基板表面の荒れなどが解消でき、リーク電流や
コンタクト抵抗が小さい優れた特性のトランジスタが実
現できる。さらに、酸化性雰囲気の熱処理で生成された
窒化硅素膜上の薄い酸化硅素膜も窒化硅素膜のエツチン
グに用いる弗化水素酸水溶液の浸漬処理で同時にエツチ
ングでき、工程の簡略化が可能で、生産性の向上にも有
利である。
なお、本実施例ではＰ型半導体基板１が硅素としたが、
Ｐ型半導体基板１は単結晶珪素に限らず多結晶硅素とし
てもよい。さらに酸化防止膜は窒化硅素膜２を用いたが
、酸化に不活性な膜であればよく、たとえば酸化アルミ
ニウムなどでもよい。また、不純物を含む窒化硅素膜５
と薄い酸化硅素膜６の一部分をエツチングし、マスクパ
ターンで保護された部分を絶縁ゲート材料としたが、不
純物を含んだ窒化硅素膜５と薄い酸化膜６の全体を除去
した後に、約２００Ａ〜約３０００Ａの薄い酸化膜を形
成してその一部分を絶縁ゲート材料としてもメサ型電界
効果トランジスタは実現できる。
Ｐ型半導体基板１は単結晶珪素に限らず多結晶硅素とし
てもよい。さらに酸化防止膜は窒化硅素膜２を用いたが
、酸化に不活性な膜であればよく、たとえば酸化アルミ
ニウムなどでもよい。また、不純物を含む窒化硅素膜５
と薄い酸化硅素膜６の一部分をエツチングし、マスクパ
ターンで保護された部分を絶縁ゲート材料としたが、不
純物を含んだ窒化硅素膜５と薄い酸化膜６の全体を除去
した後に、約２００Ａ〜約３０００Ａの薄い酸化膜を形
成してその一部分を絶縁ゲート材料としてもメサ型電界
効果トランジスタは実現できる。
発明の効果
以上のように本発明は、半導体基板表面の酸化防止膜に
不純物拡散をおこなう工程と、弗化水素酸水溶液で前記
酸化防止膜を選択的にエツチングする工程により、半導
体基板のエツチングや基板表面の荒れが防止でき、リー
ク電流やコンタクト抵抗が小さい優れた特性のトランジ
スタが実現できる。さらに、酸化防止膜表面に薄い酸化
膜が形成されていても弗化水素酸水溶液の単一の浸漬処
理工程により酸化膜が迅速にエツチングでき、工程の簡
略化も実現されて生産性の向上にも有利である。
不純物拡散をおこなう工程と、弗化水素酸水溶液で前記
酸化防止膜を選択的にエツチングする工程により、半導
体基板のエツチングや基板表面の荒れが防止でき、リー
ク電流やコンタクト抵抗が小さい優れた特性のトランジ
スタが実現できる。さらに、酸化防止膜表面に薄い酸化
膜が形成されていても弗化水素酸水溶液の単一の浸漬処
理工程により酸化膜が迅速にエツチングでき、工程の簡
略化も実現されて生産性の向上にも有利である。
第１図Ａ−Ｅは本発明の一実施例におけるメサ型電界効
果トランジスタの製造方法の工程順断面図、第２図は本
発明における弗化水素酸水溶液のエツチング処理時間と
窒化硅素膜の膜減り量の関係の特性曲線図、第３図Ａ−
Ｄは従来の技術によるメサ型電界効果トランジスタの製
造方法の工程順断面図である。 １・・・・・・Ｐ型半導体基板（Ｐ型砂素基板）、２・
・・・・・窒化硅素膜、３・・・・・・酸化硅素膜、５
・・・・・・不純物を含む窒化硅素膜、６・・・・・・
不純物を含む薄い酸化硅素膜、７・・・・・・ドレイン
領域、８・・・・・・ソース領域、１０・・・・・・ゲ
ート電極、１１・・・・・・ドレイン金属配線層、１２
・・・・・・ソース金属配線層。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図
＋−Ｐ型羊導＃−孟腋２ ２−
１１化謡素潰 第２図 エッ÷ング苅ｆｆ！Ｉ間
果トランジスタの製造方法の工程順断面図、第２図は本
発明における弗化水素酸水溶液のエツチング処理時間と
窒化硅素膜の膜減り量の関係の特性曲線図、第３図Ａ−
Ｄは従来の技術によるメサ型電界効果トランジスタの製
造方法の工程順断面図である。 １・・・・・・Ｐ型半導体基板（Ｐ型砂素基板）、２・
・・・・・窒化硅素膜、３・・・・・・酸化硅素膜、５
・・・・・・不純物を含む窒化硅素膜、６・・・・・・
不純物を含む薄い酸化硅素膜、７・・・・・・ドレイン
領域、８・・・・・・ソース領域、１０・・・・・・ゲ
ート電極、１１・・・・・・ドレイン金属配線層、１２
・・・・・・ソース金属配線層。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図
＋−Ｐ型羊導＃−孟腋２ ２−
１１化謡素潰 第２図 エッ÷ング苅ｆｆ！Ｉ間
Claims (2)
- （１）半導体基板表面の酸化防止膜に不純物拡散をおこ
なう工程と、弗化水素酸水溶液で前記酸化防止膜を選択
的にエッチングする工程を備えた半導体装置の製造方法
。 - （２）上記不純物拡散が窒化硼素を不純物源として用い
ることを特徴とする特許請求の範囲第（１）項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12430487A JPS63289820A (ja) | 1987-05-21 | 1987-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12430487A JPS63289820A (ja) | 1987-05-21 | 1987-05-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63289820A true JPS63289820A (ja) | 1988-11-28 |
Family
ID=14882020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12430487A Pending JPS63289820A (ja) | 1987-05-21 | 1987-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63289820A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543343A (en) * | 1993-12-22 | 1996-08-06 | Sgs-Thomson Microelectronics, Inc. | Method fabricating an integrated circuit |
| US5811865A (en) * | 1993-12-22 | 1998-09-22 | Stmicroelectronics, Inc. | Dielectric in an integrated circuit |
| US5834360A (en) * | 1996-07-31 | 1998-11-10 | Stmicroelectronics, Inc. | Method of forming an improved planar isolation structure in an integrated circuit |
| US5927992A (en) * | 1993-12-22 | 1999-07-27 | Stmicroelectronics, Inc. | Method of forming a dielectric in an integrated circuit |
| US6313034B1 (en) * | 1995-08-03 | 2001-11-06 | Chartered Semiconductor Manufacturing | Method for forming integrated circuit device structures from semiconductor substrate oxidation mask layers |
| US6417052B1 (en) * | 1999-11-15 | 2002-07-09 | Hitachi, Ltd. | Fabrication process for semiconductor device |
-
1987
- 1987-05-21 JP JP12430487A patent/JPS63289820A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543343A (en) * | 1993-12-22 | 1996-08-06 | Sgs-Thomson Microelectronics, Inc. | Method fabricating an integrated circuit |
| US5742095A (en) * | 1993-12-22 | 1998-04-21 | Sgs-Thomson Microelectronics, Inc. | Method of fabricating planar regions in an integrated circuit |
| US5811865A (en) * | 1993-12-22 | 1998-09-22 | Stmicroelectronics, Inc. | Dielectric in an integrated circuit |
| US5927992A (en) * | 1993-12-22 | 1999-07-27 | Stmicroelectronics, Inc. | Method of forming a dielectric in an integrated circuit |
| US6313034B1 (en) * | 1995-08-03 | 2001-11-06 | Chartered Semiconductor Manufacturing | Method for forming integrated circuit device structures from semiconductor substrate oxidation mask layers |
| US5834360A (en) * | 1996-07-31 | 1998-11-10 | Stmicroelectronics, Inc. | Method of forming an improved planar isolation structure in an integrated circuit |
| US6046483A (en) * | 1996-07-31 | 2000-04-04 | Stmicroelectronics, Inc. | Planar isolation structure in an integrated circuit |
| US6417052B1 (en) * | 1999-11-15 | 2002-07-09 | Hitachi, Ltd. | Fabrication process for semiconductor device |
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