KR100338935B1 - 반도체소자의 게이트 형성방법 - Google Patents

반도체소자의 게이트 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 게이트 형성방법에 관한 것으로, 종래 반도체소자의 게이트 형성방법은 텅스텐막을 급속열처리하는 공정과 폴리실리콘을 재 산화하는 공정을 별도로 진행하므로 공정이 복잡하고 게이트 외곽에 형성하는 질화막에 의해 기생커패시턴스가 증가하는 문제점이 있었다. 따라서, 본 발명은 반도체기판 상부에 차례로 게이트산화막, 폴리실리콘, 질소를 포함한 텅스텐막, 캡질화막, 캡산화막을 형성하는 공정과; 상기 형성한 구조물을 게이트가 형성될 위치에 맞추어 상기 게이트산화막이 드러나도록 식각하는 공정과; 상기 형성한 구조물 상부전면에 희생폴리실리콘을 형성하는 공정과; 상기 질소가 포함된 텅스텐막을 급속열처리하여 폴리실리콘 및 희생폴리실리콘 과의 계면에 텅스텐질화막을 형성하는 공정과; 상기 희생폴리실리콘을 산화시켜 산화막을 형성하는 공정으로 이루어 지는 반도체소자의 게이트 형성방법을 통해 챔버내의 가스 분위기만을 질소에서 산소로 바꿈으로서 텅스텐질화막을 형성하고, 희생폴리실리콘을 산화시키는 공정을 진행 할 수 있어 그 공정을 단순화 하며, 공정시간을 줄일 수 있고, 동시에 질화막을 이용하여 게이트의 외부를 보호하던 것을 산화막을 이용함으로써 기생커패시턴스를 감소 시킬 수 있는 효과가 있다.

Description

반도체소자의 게이트 형성방법{GATE FORMING METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 게이트 형성방법에 관한 것으로, 특히 희생폴리실리콘을 이용하여 공정이 용이하며, 기생커패시턴스가 감소하는 금속 게이트를 형성하기에 적당하도록 한 반도체소자의 게이트 형성방법에 관한 것이다.
종래 반도체소자의 게이트 형성방법을 도 1a 내지 도 1f의 수순단면도를 참고로 하여 설명하면 다음과 같다.
반도체기판(1) 상부에 차례로 게이트산화막(2), 폴리실리콘(3), 질소를 포함한 텅스텐막(4)을 형성하는 공정과; 상기 형성한 웨이퍼를 급속열처리하여 텅스텐질화막(5)을 형성하는 공정과; 상기 형성한 구조물 상부에 차례로 캡질화막(6), 캡산화막(7)을 형성하는 공정과; 상기 형성한 구조물을 게이트가 형성될 위치에 맞추어 상기 게이트산화막(2)이 드러나도록 식각하는 공정과; 상기 형성한 폴리실리콘(3)을 산화하여 산화막(8)을 형성하는 공정과; 상기 구조물 상부전면에 질화막(9)을 형성하는 공정으로 이루어진다.
먼저, 도 1a에 도시한 바와 같이 반도체기판(1) 상부에 차례로 게이트산화막(2), 도핑된 폴리실리콘(3), 질소를 포함한 텅스텐막(4)을 형성한다.
그 다음, 도 1b에 도시한 바와 같이 상기 형성한 웨이퍼를 급속열처리하여 텅스텐질화막(5)을 형성한다.
이때, 상기 질소를 포함한 텅스텐막(4)을 급속열처리하면 그 내부의 질소가확산하여 밖으로 사라지며 그 과정에서 폴리실리콘(3)과의 접합계면에서 빠져나가지 못한 질소가 텅스텐막(4)과 반응하여 텅스텐질화막(5)을 형성한다.
상기 텅스텐질화막(5)은 폴리실리콘(3)이 텅스텐막(4)으로 확산하여 서로 반응하는 것을 방지하기위한 배리어의 역할을 한다.
그 다음, 도 1c에 도시한 바와 같이 상기 형성한 구조물을 후속 공정으로 부터 보호하기 위하여 그 상부에 차례로 캡질화막(6), 캡산화막(7)을 형성한다.
그 다음, 도 1d에 도시한 바와 같이 상기 형성한 구조물을 게이트가 형성될 위치에 맞추어 상기 게이트산화막(2)이 드러나도록 식각한다.
이때, 상기 캡산화막(7), 캡질화막(6)은 사진식각공정에 의해 식각하고, 텅스텐막(4), 텅스텐질화막(5), 폴리실리콘(3)은 상기 캡산화막(6)을 마스크로 식각한다.
그 다음, 도 1e에 도시한 바와 같이 상기 식각공정에 의해 손상을 입은 폴리실리콘(3)의 측면 부분을 회복시키기 위해서 상기 형성한 폴리실리콘(3)을 재산화하여 산화막(8)을 형성한다.
그 다음, 도 1f에 도시한 바와 같이 상기 구조물을 보호하기 위하여 그 상부전면에 질화막(9)을 형성한다.
그러나, 상기한 바와같은 종래 반도체소자의 게이트 형성방법은 텅스텐막을 급속열처리하는 공정과 폴리실리콘을 재 산화하는 공정을 별도로 진행하므로 공정이 복잡하고 게이트 외곽에 형성하는 질화막에 의해 기생커패시턴스가 증가하는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 공정을 단순화 할 수 있음과 아울러 게이트 외곽을 산화막으로 형성하여 기생커패시턴스의 증가를 방지할 수 있는 반도체소자의 게이트 형성방법을 제공하는데 있다.
도 1은 종래 반도체소자의 게이트 형성방법을 보인 수순단면도.
도 2는 본 발명의 일 실시예를 보인 수순단면도.
*** 도면의 주요부분에 대한 부호의 설명 ***
21 : 반도체기판 22 : 게이트산화막
23 : 폴리실리콘 24 : 텅스텐막
25 : 캡질화막 26 : 캡산화막
27 : 희생폴리실리콘 28 : 텅스텐질화막
29 : 산화막
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 게이트 형성방법은 반도체기판 상부에 차례로 게이트산화막, 폴리실리콘, 질소를 포함한 텅스텐막, 캡질화막, 캡산화막을 형성하는 공정과; 상기 형성한 구조물을 게이트가 형성될 위치에 맞추어 상기 게이트산화막이 드러나도록 식각하는 공정과; 상기 형성한 구조물 상부전면에 희생폴리실리콘을 형성하는 공정과; 상기 질소가 포함된 텅스텐막을 급속열처리하여 폴리실리콘 및 희생폴리실리콘 과의 계면에 텅스텐질화막을 형성하는 공정과; 상기 희생폴리실리콘을 산화시켜 산화막을 형성하는 공정으로 이루어 지는 것을 특징으로한다.
상기한 바와같은 본 발명에 의한 반도체소자의 게이트 형성방법을 첨부한 도 2a 내지 도 2e의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도 2a에 도시한 바와 같이 반도체기판(21) 상부에 차례로 게이트산화막(22), 폴리실리콘(23), 질소를 포함한 텅스텐막(24), 캡질화막(25), 캡산화막(26)을 형성한다.
그 다음, 도 2b에 도시한 바와 같이 상기 형성한 구조물을 게이트가 형성될위치에 맞추어 상기 게이트산화막(22)이 드러나도록 식각한다.
이때, 상기 캡산화막(26), 캡질화막(25)은 사진식각공정에 의해 식각하고, 텅스텐막(24), 폴리실리콘(23)은 상기 캡산화막(26)을 마스크로 식각한다.
그 다음, 도 2c에 도시한 바와 같이 상기 형성한 구조물 상부전면에 희생폴리실리콘(27)을 형성한다.
그 다음, 도 2d에 도시한 바와 같이 상기 질소가 포함된 텅스텐막(24)을 급속열처리하여 폴리실리콘(23) 및 희생폴리실리콘(27)과의 계면에 텅스텐질화막(28)을 형성한다.
이때, 상기 질소를 포함한 텅스텐막(24)을 질소분위기의 챔버에서 급속열처리하면 그 내부의 질소가 확산하여 밖으로 사라지며 그 과정에서 폴리실리콘(23) 및 희생폴리실리콘(27)과의 접합계면에서 빠져나가지 못한 질소가 텅스텐막(24)과 반응하여 텅스텐질화막(28)을 형성한다.
상기 텅스텐질화막(28)은 폴리실리콘(23)이 텅스텐막(24)으로 확산하여 서로 반응하는 것을 방지하기 위한 배리어의 역할을 한다.
그 다음, 도 2e에 도시한 바와 같이 상기 희생폴리실리콘(27)을 산화시켜 산화막(29)을 형성한다.
이때, 상기 급속열처리를 실시한 챔버에서 그 분위기를 질소에서 산소로 변경하는 것으로써 상기 희생폴리실리콘(27)을 산화시켜 산화막(29)을 형성하며 이를 통해 상기 식각공정에 의해 손상을 입은 폴리실리콘(23)의 측면도 회복된다.
상기한 바와 같이 본 발명 반도체소자의 게이트 형성방법은 챔버내의 가스 분위기만을 질소에서 산소로 바꿈으로써 텅스텐질화막을 형성하고, 희생폴리실리콘을 산화시키는 공정을 진행 할 수 있어 그 공정을 단순화 하며, 공정시간을 줄일 수 있고, 동시에 질화막을 이용하여 게이트의 외부를 보호하던 것을 산화막을 이용함으로써 기생커패시턴스를 감소 시킬 수 있는 효과가 있다.

Claims (2)

  1. 반도체기판 상부에 차례로 게이트산화막, 폴리실리콘, 질소를 포함한 텅스텐막, 캡질화막, 캡산화막을 형성하는 공정과; 상기 형성한 구조물을 게이트가 형성될 위치에 맞추어 상기 게이트산화막이 드러나도록 식각하는 공정과; 상기 형성한 구조물 상부전면에 희생폴리실리콘을 형성하는 공정과; 상기 질소가 포함된 텅스텐막을 질소분위기의 챔버에서 급속열처리하여 폴리실리콘 및 희생폴리실리콘 과의 계면에 텅스텐질화막을 형성하는 공정과; 상기 급속 열처리를 실시한 챔버의 분위기를 질소에서 산소로 변경하는 것에 의해 상기 희생폴리실리콘을 산화시켜 산화막을 형성하는 공정으로 이루어 진 것을 특징으로 하는 반도체소자의 게이트 형성방법.
  2. 삭제
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07202189A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 半導体装置の製造方法
JPH09312270A (ja) * 1995-08-25 1997-12-02 Toshiba Corp 半導体装置およびその製造方法
KR19980026845A (ko) * 1996-10-11 1998-07-15 김광호 반도체 공정의 열처리 방법
JPH1197383A (ja) * 1997-09-11 1999-04-09 Lg Semicon Co Ltd 半導体デバイスの電極保護膜の形成方法
JPH11186548A (ja) * 1997-12-25 1999-07-09 Nec Corp 半導体装置及びその製造方法
KR19990060906A (ko) * 1997-12-31 1999-07-26 김영환 반도체 소자의 트랜지스터 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07202189A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 半導体装置の製造方法
JPH09312270A (ja) * 1995-08-25 1997-12-02 Toshiba Corp 半導体装置およびその製造方法
KR19980026845A (ko) * 1996-10-11 1998-07-15 김광호 반도체 공정의 열처리 방법
JPH1197383A (ja) * 1997-09-11 1999-04-09 Lg Semicon Co Ltd 半導体デバイスの電極保護膜の形成方法
JPH11186548A (ja) * 1997-12-25 1999-07-09 Nec Corp 半導体装置及びその製造方法
KR19990060906A (ko) * 1997-12-31 1999-07-26 김영환 반도체 소자의 트랜지스터 제조 방법

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