JPS60136319A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS60136319A
JPS60136319A JP59195910A JP19591084A JPS60136319A JP S60136319 A JPS60136319 A JP S60136319A JP 59195910 A JP59195910 A JP 59195910A JP 19591084 A JP19591084 A JP 19591084A JP S60136319 A JPS60136319 A JP S60136319A
Authority
JP
Japan
Prior art keywords
layer
silicon
region
oxide
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP59195910A
Other languages
English (en)
Other versions
JPH032338B2 (ja
Inventor
ヘンリー・ジヨン・ゲーペル、ジユニア
チヤールス・アンドリユー・シエーフアー
フランシス・ロジヤー・ホワイト
ジヨン・マイケル・ワーソーン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS60136319A publication Critical patent/JPS60136319A/ja
Publication of JPH032338B2 publication Critical patent/JPH032338B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3145—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers formed by deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32105—Oxidation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/911—Differential oxidation and etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、集積半導体構造体の製造方法に係り、更に具
体的に言えば、酸化雰囲気中に於ける高温アニーリング
を用いる、半導体構造体の製造方法に係る。
［従来技術］ 半導体構造体の製造に於ては、それらの構造体に高温ア
ニーリングを施すことがしばしば必要とされる。例えば
、高温アニーリング工程は、基板の表面部分の近傍に配
置されたドーパントを該基板中にドライブ・インさせて
、所望の深さにドーピングされた領域を設けるために、
しばしば必要とされている。そのような多くの処理に於
て、高温処理は、通常は揮発性であるＳｉＯを生じるこ
とがある、アニーリング・チェンバ内に偶発的に存在す
る少量の酸素（室内の空気圧がアニーリング・チェンバ
内に漏れたために、又はアニーリング・チェンバ内に導
入された不活性ガス中に不純物として含まれていたため
に生じたもの）に関連する問題を除くために、乾燥した
又は蒸気の酸化雰囲気中で行われる。しかしながら、構
造体の酸化可能な部分の全ての上に耐酸化膜が形成され
ていない場合には、該構造体の多くの部分が酸化され、
不要な酸化物を除くためにエツチングが必要となる。更
に、酸化にさらされる材料の種類及びそれらの材料が酸
化から保護される程度に応じて、成る領域は他の領域よ
りも迅速に酸化して、異なる厚さを有する酸化物層を形
成することがある。
例えば、高温の酸化雰囲気にさらされているシリコン層
は、既に薄い二酸化シリコン層で被覆されている他のシ
リコン層よりも迅速に酸化する。これは、同一のエツチ
ング液が新しい二酸化シリコン材料及び古い二酸化シリ
コン材料を同じ速度で除去するために、新しい＼酸化シ
リコン層の除去を困難にする。成る場合には、これは、
下の酸化物層のオーバ・エツチングを生じて、下の構造
体に損傷を与えることがある。
［発明が解決しようとする問題点］ 本発明の目的は、酸化雰囲気中に於ける高温アニーリン
グを用いる半導体構造体の製造方法に於て、保護層を用
いることにより、下の酸化物層のオーバ・エツチングを
生じず、従って下の構造体に損傷を与えることのない、
改良された半導体構造体の製造方法を提供することであ
る。
［問題点を解決するための手段］ 本発明の方法は、酸化条件の下で異なる反応を生じる領
域を含んでいる半導体構造体の製造方法に於て、上記構
造体上に、上記酸化条件の下で均一に酸化する材料の表
面層を付着し、上記構造体を上記酸化条件にさらして、
上記表面層上に酸化物層を形成し、上記酸化物層を除去
し、次いで上記表面層の酸化されていない部分を除去す
ることを含む、半導体構造体の製造方法を提供する。
本発明の方法は、半導体構造体を高温の酸化雰囲気にさ
らす前に、均一に酸化する層で上記構造体を被覆するこ
とを含む。この均一に酸化する層、即ち保護層は、少く
とも部分的に酸化されて、その露出した表面上に均一な
厚さの酸化物を形成する。この保護層の酸化された部分
及び酸化されていない部分は、各々均一な厚さを有して
いるので、別個のエツチングを用いて、適当な時に除去
することが可能である。
［実施例］ 本発明の方法は、１実施例に於て、相補型フィールド効
果１−ランジスタ（’ＣＦＥＴ）素子の製造に用いられ
る。第１図は、その製造の初期の段階に於けるＣＦＥＴ
素子を示す断面図である。この構造体は、Ｐ＋導電型シ
リコンより成る半導体基板１Ｏ１及び該基板１Ｏ上に形
成された、典型的には１乃至１５μｍの厚さ及び５乃至
５０Ω−■の抵抗率を有する、Ｐ−導電型エピタキシャ
ル・シリコン層１２を含む。゛′パッド酸酸化物上しば
しば呼ばれる、薄い二酸化シリコン層１４がエピタキシ
ャル層１２上に成長又は付着され、窒化シリコン層１６
が従来の低圧の化学的気相付着技術により二酸化シリコ
ン層１４上に付着される。層１４及び１６は、典型的に
は、各々約４０ｎｍ及び１１００ｎの厚さを有している
。約１５ＯｎＩ１１の厚さを有する多結晶シリコン層１
８が、例えば低圧の化学的気相付着の如き従来の技術に
より、窒化シリコン層１６に付着される。従来のフォト
レジスト・マスク技術を用いて、フィールド酸化物が形
成されるべきでなく、他の多結晶シリコン層１８の部分
及びその下の窒化シリコン層の部分を除去するエツチン
グ中に保護されるべき領域が、多結晶シリコン層１８上
に限定される。このエツチングは、例えば、四弗化炭素
（ｃ　Ｆ４）及び酸素（Ｏ２）の気体を用いる如き、乾
式エツチング技術を用いて行うことができる。それから
、上記フォトレジスト・マスクが酸素プラズマ中で剥離
され、構造体の表面が清浄化される。次に、Ｎ型領域２
０の位置を限定しそしてＮ型ドーパント材料（例えば、
燐）を該領域にイオン注入するためのマスクとして用い
るために、新しいフォトレジスト・マスクが形成される
。構造体の他の材料と適合する。シリコンの如き、耐熱
材料が構造体上に蒸着され、それから表面上に不要なシ
リコンを有するフォトレジスト・マスクがリフト・オフ
される。
シリコン・マスク層２２は、所望であれば、通常非晶質
である多結晶シリコン材料から形成されてもよい。その
結果得られた構造体が第１図に示されている。
第２図に於て、酸化雰囲気中に於ける高温アニーリング
の間に下の材料が酸化しないように保護層２４で被覆さ
れた第１図の構造体が示されている。高温アニーリング
は、Ｎ型領域２０のＮ型ドーパントを所定の深さにドラ
イブ・インさせて、Ｎ型領域２Ｏの深さを限定するため
に、しばしば必要とされる。上記保護層２４のための材
料は、９００乃至１３００℃に亘る温度に於ける高温の
酸化条件に耐えることができる材料でなければならず、
又均−に酸化しそしてその酸化物及びその酸化されてい
ない部分の両方が半導体技術に於て通常用いられている
処理及び化学薬品によって除去することができる型の材
料でなければならない。
保護層２４は、高温アニーリング中にその全体が酸化し
ないように充分に厚くなければならず、しかもフィール
ド分離領域のドーピングのために該層を経てイオン注入
が行われるように充分に薄くなければならない。例えば
、シリコン、窒化シリコン（Ｓ　ｉ３　Ｎ４）等をその
ために用いることができる。１例に於て、約３００人の
シリコン層が、従来の低圧の化学的気相付着技術を用い
て、構造体上に付着された。ドライブ・インのためのア
ニーリングに於て、保護層２４の一部が第３図に示され
ている如く酸化された。層２６は、保護層２４上に形成
された二酸化シリコン層である。層２４の厚さは、酸化
後に、シリコン層２４の一部が酸化されずに残されるよ
うに、選択された。それから、第３図の構造体が、硼素
の如き、Ｐ導電型領域を形成するために用いられる型の
イオンを用いて、Ｎチャネル型素子のフィールド分離領
域２８に於ける閾値調整のためのイオン注入工程を補さ
れた。次に、二酸化シリコン層２６が、緩衝されたＨＦ
溶液に於ける化学的エツチングを用いて除去され、残さ
れている保護層２４′、シリコン・マスク層２２、及び
能動素子領域上の多結晶シリコン層１８が、７部の硝酸
（ＨＮＯ３）と、４部の水と、１部の緩衝された弗化水
素酸（ＨＦ）とを含む溶液に於ける化学的エツチングに
よって除去される。その結果得られた構造体が第４図に
示されている。
本発明の方法の１つの利点は、フィールド分離領域２８
上のパッド酸化物１４の部分を含む構造体全体の上にシ
リコンの如き保護層を用いていることである。保護層２
４′を用いていない場合には、フィールド分離領域２８
上のパッド酸化物１４の部分が、二酸化シリコン層２６
のエツチング中に、部分的に又は完全に除去されてしま
う。
更に、第２図に示されている如く保護層２４が用いられ
ていない場合には、高温アニーリング中に、シリコン・
マスク層２２が、フィールド分離領域２８上のパッド酸
化物１４の下のシリコンよりも速い速度で酸化されてし
まう。従って、シリコン・マスク層２２上のその酸化物
を除去する間に、パッド酸化物１４もエツチングされ、
場合によっては、その領域に於て完全に除去されて、下
のフィールド分離領域２８のシリコンがシリコン・マス
ク層２２を除去するために用いられるエツチング液にさ
らされてエツチングされてしまうことがある。本発明の
方法は、保護層２４′を用いることにより、パッド酸化
物１４を二酸化シリコン層２６の除去に於けるエツチン
グから保護して。
上記問題を除く。
シリコン（Ｓｉ）の代りに、窒化シリコン（８１３Ｎ４
）層を保護層２４として用いた場合には、酸化に於て、
オキシ窒化シリコン（Ｓｉ−０−Ｎ）ＷＪ２６が表面に
形成される。
Ｎ型領域２Ｏ及びフィールド分離領域２８に自己整合さ
れた能動素子領域が形成された後、従来の半導体処理技
術を用いて、構造体上にフィールド酸化物領域３０、ゲ
ート電極３１及び４２、Ｐチャネル型ＦＥＴのＰ型ソー
ス及びドレイン領域３２及び３４、並びにＮチャネル型
ＦＥＴのＮ型ソース及びドレイン領域３６及び３８を形
成することにより、第５図に示されている如き、本発明
の方法の一実施例によるＣＦＥＴ構造体が製造される。
例えば、素子の能動領域が更に酸化されることを防ぐ酸
化マスクとして、第４図に示されて　“いる窒化シリコ
ン層１６を用いて、基板の他の部分を酸化することによ
り、フィールド酸化物領域が形成される。それから、適
当な導電材を付着及びエツチングすることにより、Ｎチ
ャネル型及びＰチャネル型ＦＥＴのためのグー１〜構造
体が形成される。Ｐチャネル型Ｆ　Ｅ　Ｔのソース領域
３２及びドレイン領域３４は、他の能動領域がマスクさ
れている間に形成される。それから、上記マスクが除か
れ、新しいマスクがＰチャネル型ＦＥＴ上に形成されて
、Ｎチャネル型Ｆ　Ｅ　Ｔのソース領域３６及びドレイ
ン領域３８が形成される。例えば燐珪酸ガラスの如き適
当な表面安定化層が能動領域の表面上に設けられ、更に
マスクを用いて、接点開花が限定されて形成される。ゲ
ート電極接点３３及び４６、ソース領域３２及び３６の
ための電極接点３５及び３９、並びにドレイン領域３４
及び３８のための電極接点３７及び４０の如き接点が形
成されるように、金属層が上記開孔上に付着されてエツ
チングされる。
以上の説明に於ては、本発明の方法を、Ｐ型エピタキシ
ャル層上にＮ型領域を有するＣＦＥＴ構造体を製造する
ための方法について述べたが、Ｎ型エピタキシャル層上
にＰ壁領域を有するＣＦＥＴ構造体の製造及びＣＦ　Ｅ
　Ｔ　＋＋Ｗ造体以外の構造体の製造にも同様に用いる
ことができる。従って、本発明の方法は、本明細書に示
された特定の処理工程、それらの順序、又は最終的構造
に限定されることなく、他の種々の変更を加えることが
できることを理解されたい。
［発明の効果］ 本発明の方法によれば、酸化雰囲気中に於ける高温アニ
ーリングを用いる半導体構造体の製造方法に於て、保護
層を用いることにより、下の酸化物層のオーバ・エツチ
ングを生じず、従って下の構造体に損傷を与えることの
ない、改良された半導体構造体の製造方法が得られる。
【図面の簡単な説明】
第１図乃至第４図は本発明の方法の一実施例の重要な工
程に於ける半導体構造体を示す一連の断面図であり、第
５図は本発明の方法を用いて形成された構造体を示す断
面図である。 １０・・・・半導体シリコン基板、１２・・・・エピタ
キシャル・シリコン層、１４．１４′・・・・二酸化シ
リコン層（パッド酸化物）、１６・・・・窒化シリコン
層、１８・・・・多結晶シリコン層、２０．’−、Ｎ型
領域、２２・・・・シリコン・マスク層、２４．２４′
・・・・保護層、２６・・・・二酸化シリコン層、２８
・・・・フィールド分離領域、３０・・・・フィールド
酸化物領域、３１．４２・・・・ゲート電極、３２及び
３４・・・・Ｐチャネル型ＦＥＴのソース及びドレイン
領域、３３．４６・・・・ゲート電極接点、３５．３９
・・・・ソース領域のための電極接点、３６及び３８・
・・・Ｎチャネル型ＦＥＴのソース及びドレイン領域、
３７．４０・・・・ドレイン領域のための電極接点。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　岡　ｌ」　次　生 （外１名） ＦｌＧ、４ ＦｌＧ、５ 第１頁の続き ［株］発明者　フランシス・ロジャ　アメリー・ホワイ
ト　ン、グ ０発　明　者　ジョン・マイケル・ワ　アメリーソーン
　レザン 力合衆国バーモント州エセックス・ジャンクショリーン
フィールド・ロード６幡地

Claims (3)

    【特許請求の範囲】
  1. （１）酸化条件の下で異なる反応を生じる領域を含んで
    いる半導体構造体の製造方法に於て。 上記稙造体上に、上記酸化条件の下で均一に酸化する材
    料の表面積を付着し、 上記酸化物層を除去し、次いで上記表面層の酸化されて
    いない部分を除去することを含む、半導体構造体の製造
    方法。
  2. （２）表面層がシリコン層であり、酸化物層が二酸化シ
    リコン層である、特許請求の範囲第（１）項に記載の方
    法。
  3. （３）表面積が窒化シリコン層であり、酸化物層がオキ
    シ窒化シリコン層である、特許請求の範囲第（１）項に
    記載の方法。
JP59195910A 1983-12-23 1984-09-20 半導体装置の製造方法 Granted JPS60136319A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US564880 1983-12-23
US06/564,880 US4527325A (en) 1983-12-23 1983-12-23 Process for fabricating semiconductor devices utilizing a protective film during high temperature annealing

Publications (2)

Publication Number Publication Date
JPS60136319A true JPS60136319A (ja) 1985-07-19
JPH032338B2 JPH032338B2 (ja) 1991-01-14

Family

ID=24256275

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59195910A Granted JPS60136319A (ja) 1983-12-23 1984-09-20 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US4527325A (ja)
EP (1) EP0158715B1 (ja)
JP (1) JPS60136319A (ja)
DE (1) DE3481148D1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3583472D1 (de) * 1984-08-28 1991-08-22 Toshiba Kawasaki Kk Verfahren zum herstellen einer halbleiteranordnung mit gateelektrode.
JP2644776B2 (ja) * 1987-11-02 1997-08-25 株式会社日立製作所 半導体装置及びその製造方法
US5252501A (en) * 1991-12-30 1993-10-12 Texas Instruments Incorporated Self-aligned single-mask CMOS/BiCMOS twin-well formation with flat surface topography
US5763302A (en) * 1995-06-07 1998-06-09 Lsi Logic Corporation Self-aligned twin well process
US5770492A (en) * 1995-06-07 1998-06-23 Lsi Logic Corporation Self-aligned twin well process
US5583062A (en) * 1995-06-07 1996-12-10 Lsi Logic Corporation Self-aligned twin well process having a SiO2 -polysilicon-SiO2 barrier mask
US5670393A (en) * 1995-07-12 1997-09-23 Lsi Logic Corporation Method of making combined metal oxide semiconductor and junction field effect transistor device
US5872052A (en) 1996-02-12 1999-02-16 Micron Technology, Inc. Planarization using plasma oxidized amorphous silicon
US6297170B1 (en) 1998-06-23 2001-10-02 Vlsi Technology, Inc. Sacrificial multilayer anti-reflective coating for mos gate formation
US11791271B2 (en) * 2020-09-30 2023-10-17 Tokyo Electron Limited Monolithic formation of a set of interconnects below active devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3921283A (en) * 1971-06-08 1975-11-25 Philips Corp Semiconductor device and method of manufacturing the device
US3999213A (en) * 1972-04-14 1976-12-21 U.S. Philips Corporation Semiconductor device and method of manufacturing the device
US3911168A (en) * 1973-06-01 1975-10-07 Fairchild Camera Instr Co Method for forming a continuous layer of silicon dioxide over a substrate
US3920481A (en) * 1974-06-03 1975-11-18 Fairchild Camera Instr Co Process for fabricating insulated gate field effect transistor structure
GB1559583A (en) * 1975-07-18 1980-01-23 Tokyo Shibaura Electric Co Complementary mosfet device and method of manufacturing the same
US4214917A (en) * 1978-02-10 1980-07-29 Emm Semi Process of forming a semiconductor memory cell with continuous polysilicon run circuit elements
JPS5693344A (en) * 1979-12-26 1981-07-28 Fujitsu Ltd Manufacture of semiconductor device
US4240845A (en) * 1980-02-04 1980-12-23 International Business Machines Corporation Method of fabricating random access memory device
US4398338A (en) * 1980-12-24 1983-08-16 Fairchild Camera & Instrument Corp. Fabrication of high speed, nonvolatile, electrically erasable memory cell and system utilizing selective masking, deposition and etching techniques
US4412375A (en) * 1982-06-10 1983-11-01 Intel Corporation Method for fabricating CMOS devices with guardband
GB2140202A (en) * 1983-05-16 1984-11-21 Philips Electronic Associated Methods of manufacturing semiconductor devices

Also Published As

Publication number Publication date
US4527325A (en) 1985-07-09
EP0158715B1 (en) 1990-01-24
JPH032338B2 (ja) 1991-01-14
DE3481148D1 (de) 1990-03-01
EP0158715A2 (en) 1985-10-23
EP0158715A3 (en) 1986-07-16

Similar Documents

Publication Publication Date Title
JP4551795B2 (ja) 半導体装置の製造方法
US5895252A (en) Field oxidation by implanted oxygen (FIMOX)
JPH02303157A (ja) 非対称ｃｍｏｓ電界効果トランジスタ
JPS60136319A (ja) 半導体装置の製造方法
US4600445A (en) Process for making self aligned field isolation regions in a semiconductor substrate
JPH03145730A (ja) 集積回路半導体デバイスの製造方法
JPS6123657B2 (ja)
US5115296A (en) Preferential oxidization self-aligned contact technology
US4170500A (en) Process for forming field dielectric regions in semiconductor structures without encroaching on device regions
JPS6184868A (ja) 不揮発性半導体記憶装置
KR100223736B1 (ko) 반도체 소자 제조 방법
JPH0779101B2 (ja) 半導体装置の製法
JPS5812732B2 (ja) 半導体装置の製法
US4653173A (en) Method of manufacturing an insulated gate field effect device
JP2513312B2 (ja) Ｍｏｓトランジスタの製造方法
JP3684520B2 (ja) 半導体装置及びその製造方法
JPH098299A (ja) 半導体装置及びその製造方法
JPH09129876A (ja) 半導体装置の製造方法
KR100265849B1 (ko) 전계효과트랜지스터제조방법
JPH0335528A (ja) 半導体装置の製造方法
JPH05326497A (ja) 半導体装置の製造方法
KR940010544B1 (ko) 트랜지스터 제조방법
JPH04162519A (ja) Ｍｏｓ型半導体装置の製造方法
KR0170338B1 (ko) 반도체 장치의 게이트 패턴 형성방법
JPH11354650A (ja) 半導体装置およびその製造方法