KR19980046141A - 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 바이폴라 트랜지스터의 제조시 에미터층의 불순물이 후속 공정에 의해 외부로 확산되는 것을 방지하여 반도체 장치의 특성을 최적화할 수 있는 반도체 장치의 제조 방법에 관한 것으로, 반도체기판에 불순물 이온을 주입하여 불순물층을 형성하는 공정과; 상기 불순물층상에 에피택셜층을 형성하는 공정과; 상기 에피택셜층상에 에미터전극이 형성될 영역을 정의하여 절연막 패턴을 형성하는 공정과; 상기 에미터전극이 형성될 영역을 포함하여 상기 절연막 패턴상에 제 1 폴리실리콘막 패턴을 형성하는 공정과; 상기 제 1 폴리실리콘막 패턴상에 제 1 금속막 패턴을 형성하는 공정과; 상기 제 1 금속막 패턴상에 제 2 폴리실리콘막 패턴을 형성하는 공정과; 상기 절연막 패턴을 열산화하여 열산화막을 형성하는 공정과; 상기 제 2 폴리실리콘막 패턴 및 열산화막상에 절연막을 형성하는 공정과; 상기 절연막 및 제 2 폴리실리콘막 패턴을 상기 제 1 금속막 패턴이 노출되도록 식각하여 콘택홀을 형성하는 공정과; 상기 콘택홀을 포함하여 상기 절연막상에 제 2 금속막 패턴을 형성하는 공정을 포함한다. 이와 같은 방법에 의해서, 바이폴라 트랜지스터의 제조시 에미터층의 불순물이 후속 산화 공정 등에 의해 외부로 확산되는 것을 방지할 수 있고, 따라서 반도체 장치의 특성을 최적화할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는, 바이폴라 트랜지스터(bipolar transistor)의 제조시 에미터층의 불순물이 후속 공정에 의해 외부로 확산되는 것을 방지하여 반도체 장치의 특성을 최적화하는 반도체 장치의 제조 방법에 관한 것이다.
일반적으로 바이폴라 트랜지스터의 에미터층을 형성하는 데 있어서, 에미터 전극으로는 폴리실리콘막과 고융점을 갖는 금속 실리사이드막의 적층 구조가 널리 사용된다.
도 1a 내지 도 1c에는 종래 반도체 장치의 제조 방법이 순차적으로 도시되어 있다.
도 1a를 참조하면, 반도체기판(10)에 불순물 이온을 주입하여 불순물층(12) 및 에피택셜층(14)을 순차적으로 형성하고, 이어서, 상기 에피택셜층(14)상에 에미터전극이 형성될 영역을 정의하여 절연막 패턴(16)을 형성한다.
다음, 도 1b에 있어서, 상기 에미터전극이 형성될 영역을 포함하여 상기 절연막 패턴(16)상에 폴리실리콘막 패턴(18)을 형성한 후, 폴리실리콘막 패턴(18)상에 실리사이드막 패턴(20)을 형성한다.
그리고, 상기 실리사이드막 패턴(20)을 포함하여 상기 절연막 패턴(16)상에 층간절연을 위한 층간절연막(22)을 형성하고, 이어서, 상기 절연막(22)을 상기 실리사이드막 패턴(20)이 노출되도록 식각하여 콘택홀을 형성한다. 다음, 상기 콘택홀을 포함하여 상기 절연막(22)상에 제 2 금속막 패턴(24)을 형성하면, 도 1c에 도시된 바와 같은 종래 바이폴라 트랜지스터가 형성된다.
그러나, 종래 바이폴라 트랜지스터의 제조 방법은, 후속 산화 공정 또는 열처리 공정시 폴리실리콘막과 금속 실리사이드막이 산화되거나 불순물들이 외부로 확산되어 바이폴라 트랜지스터의 동작 특성을 크게 저하시키는 문제점이 발생된다.
상술한 문제점을 해결하기 위해 제안된 본 발명은 바이폴라 트랜지스터의 제조시 에미터층의 불순물이 후속 공정에 의해 외부로 확산되는 것을 방지하여 반도체 장치의 특성을 최적화할 수 있는 반도체 장치의 제조 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1c는 종래 반도체 장치의 제조 방법을 순차적으로 보여주는 공정도;
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 보여주는 공정도.
* 도면의 주요 부분에 대한 부호 설명*
10 : 반도체기판16 : 절연막
18 : 폴리실리콘막20 : 실리사이드
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 반도체기판에 불순물 이온을 주입하여 불순물층을 형성하는 공정과; 상기 불순물층상에 에피택셜층을 형성하는 공정과; 상기 에피택셜층상에 에미터전극이 형성될 영역을 정의하여 절연막 패턴을 형성하는 공정과; 상기 에미터전극이 형성될 영역을 포함하여 상기 절연막 패턴상에 제 1 폴리실리콘막 패턴을 형성하는 공정과; 상기 제 1 폴리실리콘막 패턴상에 제 1 금속막 패턴을 형성하는 공정과; 상기 제 1 금속막 패턴상에 제 2 폴리실리콘막 패턴을 형성하는 공정과; 상기 절연막 패턴을 열산화하여 열산화막을 형성하는 공정과; 상기 제 2 폴리실리콘막 패턴 및 열산화막상에 절연막을 형성하는 공정과; 상기 절연막 및 제 2 폴리실리콘막 패턴을 상기 제 1 금속막 패턴이 노출되도록 식각하여 콘택홀을 형성하는 공정과; 상기 콘택홀을 포함하여 상기 절연막상에 제 2 금속막 패턴을 형성하는 공정을 포함한다.
이 방법에 있어서, 상기 제 1 금속막 패턴은 실리사이드이다.
이 방법에 있어서, 상기 불순물층 및 에피택셜층은 n형과 p형 불순물 이온 중, 어느 하나로 도핑된다.
(작용)
이와 같은 방법에 의해서, 바이폴라 트랜지스터의 제조시 에미터층의 불순물이 후속 산화 공정 등에 의해 외부로 확산되는 것을 방지할 수 있고, 따라서 반도체 장치의 특성을 최적화할 수 있다.
(실시예)
이하, 본 발명의 실시예를 첨부 도면 도 2a 내지 도 2c에 의거해서 상세히 설명한다.
도 2a 내지 도 2c에 있어서, 도 1a 내지 도 1c에 도시된 반도체 장치의 구성 요소와 동일한 기능을 수행하는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 2a 내지 도 2c에는 본 발명의 실시예에 따른 반도체 장치의 제조 방법이 순차적으로 도시되어 있다.
도 2a를 참조하면, 반도체기판(10)에 불순물 이온을 주입하여 불순물층(12) 및 에피택셜층(14)을 순차적으로 형성하는데, 이때, 상기 불순물층(12) 및 에피택셜층(14)은 n형과 p형 불순물 이온 중, 어느 하나의 불순물 이온에 의해 도핑된다.
이어서, 상기 에피택셜층(14)상에 에미터전극이 형성될 영역을 정의하여 절연막 패턴(16)을 형성하고, 상기 에미터전극이 형성될 영역을 포함하여 상기 절연막 패턴(16)상에 제 1 폴리실리콘막 패턴(18)을 형성하며, 그리고, 상기 제 1 폴리실리콘막 패턴(18)상에 제 1 금속막 패턴(20) 및 제 2 폴리실리콘막 패턴(21)을 순차적으로 형성한다. 여기에서, 상기 제 1 금속막 패턴(20)은 금속 실리사이드막이 사용된다.
다음, 도 2b에 있어서, 상기 제 2 폴리실리콘막 패턴(21) 및 절연막 패턴(16)을 열산화(thermal oxidation)하여 상기 제 1 폴리실리콘막(18) 및 제 1 금속막 패턴(20)의 측벽을 포함하여 열산화막(23)을 형성한다. 이때, 상기 제 2 폴리실리콘막 패턴(21)은 상기 열산화 공정에 의해서 산화막의 성질을 갖게 되어 후속 공정에서 마스크 역할을 수행하게 된다.
그리고, 도 2c에 도시된 바와 같이, 상기 제 2 폴리실리콘막 패턴(21a) 및 열산화막(23)상에 절연막(22)을 형성하고, 이어서, 상기 절연막(22) 및 제 2 폴리실리콘막 패턴(21a)을 상기 제 1 금속막 패턴(20)이 노출되도록 식각하여 콘택홀을 형성한다.
다음, 상기 콘택홀을 포함하여 상기 절연막(22)상에 제 2 금속막 패턴(24)을 형성하면, 도 2c에 도시된 바와 같은 바이폴라 트랜지스터의 에미터층이 형성된다.
상술한 바와 같은 반도체 장치의 제조 방법에 의해서, 바이폴라 트랜지스터의 제조시 에미터층의 불순물이 후속 산화 공정 등에 의해 외부로 확산되는 것을 방지할 수 있고, 따라서 반도체 장치의 특성을 최적화할 수 있다.
Claims (3)
- 반도체기판(10)에 불순물 이온을 주입하여 불순물층(12)을 형성하는 공정과;상기 불순물층(12)상에 에피택셜층(14)을 형성하는 공정과;상기 에피택셜층(14)상에 에미터전극이 형성될 영역을 정의하여 절연막 패턴(16)을 형성하는 공정과;상기 에미터전극이 형성될 영역을 포함하여 상기 절연막 패턴(16)상에 제 1 폴리실리콘막 패턴(18)을 형성하는 공정과;상기 제 1 폴리실리콘막 패턴(18)상에 제 1 금속막 패턴(20)을 형성하는 공정과;상기 제 1 금속막 패턴(20)상에 제 2 폴리실리콘막 패턴(21)을 형성하는 공정과;상기 제 2 폴리실리콘막 패턴(21) 및 절연막 패턴(16)을 열산화하여 열산화막(23)을 형성하는 공정과;상기 제 2 폴리실리콘막 패턴(21a) 및 열산화막(23)상에 절연막(22)을 형성하는 공정과;상기 절연막(22) 및 제 2 폴리실리콘막 패턴(21a)을 상기 제 1 금속막 패턴(20)이 노출되도록 식각하여 콘택홀을 형성하는 공정과;상기 콘택홀을 포함하여 상기 절연막(22)상에 제 2 금속막 패턴(24)을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 금속막 패턴(20)은 실리사이드인 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 불순물층(12) 및 에피택셜층(14)은 n형과 p형 불순물 이온 중, 어느 하나로 도핑되는 반도체 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960064433A KR19980046141A (ko) | 1996-12-11 | 1996-12-11 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
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| KR1019960064433A KR19980046141A (ko) | 1996-12-11 | 1996-12-11 | 반도체 장치의 제조 방법 |
Publications (1)
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| KR19980046141A true KR19980046141A (ko) | 1998-09-15 |
Family
ID=66521645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019960064433A KR19980046141A (ko) | 1996-12-11 | 1996-12-11 | 반도체 장치의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980046141A (ko) |
-
1996
- 1996-12-11 KR KR1019960064433A patent/KR19980046141A/ko not_active Application Discontinuation
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