JPS6226826A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6226826A JPS6226826A JP16552485A JP16552485A JPS6226826A JP S6226826 A JPS6226826 A JP S6226826A JP 16552485 A JP16552485 A JP 16552485A JP 16552485 A JP16552485 A JP 16552485A JP S6226826 A JPS6226826 A JP S6226826A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- film
- phosphorus
- polycrystalline silicon
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関するものである。
半導体基体の第１の主表面内に、リンを含有する多結晶
シリコンを材料とする回路素子を有する半導体装置を製
造するにあたっ第１高濃度のリン拡散層にゲッタリング
効果があることは従来より知られているが、半導体基体
の裏面にリン拡散層を全工程中のどの工程で形成するの
が良いかは従来定説がなかった。
シリコンを材料とする回路素子を有する半導体装置を製
造するにあたっ第１高濃度のリン拡散層にゲッタリング
効果があることは従来より知られているが、半導体基体
の裏面にリン拡散層を全工程中のどの工程で形成するの
が良いかは従来定説がなかった。
ところで、半導体基体へのリン拡散を第１図（Ｂ）に示
すゲート酸化膜６全成長させるより以前の工程で行うと
、ゲート酸化膜６の成長時に半導体（シリコン）基体１
の裏面９に形成されたリン拡散層よりのリンの外方拡散
（アウトディフュージョン）によりゲート酸化膜６が汚
染され、装置の動作時性が悪化する。又裏面９へのリン
拡散をゲート電極４が形成された第１図■で示す工程よ
り以降の工程中で行う場合には、半導体基体ｌの表面上
にリンが拡散されないように特別のマスク層を用意する
必要が生じ、製造工程はより一層複雑になる。
すゲート酸化膜６全成長させるより以前の工程で行うと
、ゲート酸化膜６の成長時に半導体（シリコン）基体１
の裏面９に形成されたリン拡散層よりのリンの外方拡散
（アウトディフュージョン）によりゲート酸化膜６が汚
染され、装置の動作時性が悪化する。又裏面９へのリン
拡散をゲート電極４が形成された第１図■で示す工程よ
り以降の工程中で行う場合には、半導体基体ｌの表面上
にリンが拡散されないように特別のマスク層を用意する
必要が生じ、製造工程はより一層複雑になる。
本発明は前記問題点を解消した半導体装置の製造方法を
提供するものである。
提供するものである。
本発明は半導体基体の第１の主表面内に・リンを含有す
る多結晶シリコンを材料とする回路素子を有する半導体
装置を製造する方法において、前記半導体基体の第１の
主表面内に多結晶シリコンを成長する工程と、前記半導
体の裏面にあたる第２の主表面の絶縁被膜をエツチング
除去し、前記半導体基体の第２の主表面を露出する工程
と、次いでリンを含有する雰囲気内で熱処理する事によ
り、前記多結晶シリコンを拡散するとともに前記半導体
基体の第２の主表面内に同時にリンを拡散する工程とを
行うことを特徴とする半導体装置の製造方法である・ 〔実施例〕 以下、本発明の一実施例を図により説明する・本発明は
抵抗の低い多結晶シリコン電極を有し〜かつリーク電流
が少ない半導体装置を短縮した工程で実現する方法であ
り、本発明の詳細を第１図（５）〜■における実施例に
従って説明する。第１図（支）〜いの実施例は本発明を
ＭＯ８型電界効果半導体装置の製造に適用した場合であ
る。
る多結晶シリコンを材料とする回路素子を有する半導体
装置を製造する方法において、前記半導体基体の第１の
主表面内に多結晶シリコンを成長する工程と、前記半導
体の裏面にあたる第２の主表面の絶縁被膜をエツチング
除去し、前記半導体基体の第２の主表面を露出する工程
と、次いでリンを含有する雰囲気内で熱処理する事によ
り、前記多結晶シリコンを拡散するとともに前記半導体
基体の第２の主表面内に同時にリンを拡散する工程とを
行うことを特徴とする半導体装置の製造方法である・ 〔実施例〕 以下、本発明の一実施例を図により説明する・本発明は
抵抗の低い多結晶シリコン電極を有し〜かつリーク電流
が少ない半導体装置を短縮した工程で実現する方法であ
り、本発明の詳細を第１図（５）〜■における実施例に
従って説明する。第１図（支）〜いの実施例は本発明を
ＭＯ８型電界効果半導体装置の製造に適用した場合であ
る。
まず）第１図囚に示すように半導体（シリコン）基体１
０表面の一部にシリコン酸化膜２を介してシリコン窒化
膜３を形成し、次いで酸化性雰囲気中で熱処理すること
により一公知の選択酸化技術により厚いフィールド酸化
膜４を形成する。一方、基体１の裏面には同時に厚いシ
リコン酸化膜５が形成される。
０表面の一部にシリコン酸化膜２を介してシリコン窒化
膜３を形成し、次いで酸化性雰囲気中で熱処理すること
により一公知の選択酸化技術により厚いフィールド酸化
膜４を形成する。一方、基体１の裏面には同時に厚いシ
リコン酸化膜５が形成される。
次いでシリコン酸化膜２、シリコン窒化膜３を除去し、
ゲート酸化膜６全形成した後、多結晶シリコン膜７を１
例えば気相成長法で形成する（第１図（Ｂ））。
ゲート酸化膜６全形成した後、多結晶シリコン膜７を１
例えば気相成長法で形成する（第１図（Ｂ））。
次いで基体ｌの表面をフォトレジスト膜８で保護し）公
知のエツチング技術により裏面のシリコン酸化膜５を除
去し半導体基体１の裏面９を露出する（第１図（０）。
知のエツチング技術により裏面のシリコン酸化膜５を除
去し半導体基体１の裏面９を露出する（第１図（０）。
次いでフォトレジスト膜８を除去した後、リンを含む雰
囲気中で熱処理することにより、多結晶シリコン膜７及
び半導体基体１の裏面９にリンを拡散する（第１図（２
））。
囲気中で熱処理することにより、多結晶シリコン膜７及
び半導体基体１の裏面９にリンを拡散する（第１図（２
））。
次いで公知のフォトエツチング技術で多結晶シリコン膜
７を任意の形状に整形し、ゲート電極１０を形成し＼ゲ
ート電極１０とフィールド酸化膜４をマスクとして、ソ
ース、ドレイン拡散層１１α、１１ｂ全形成する（第１
図（ト））。
７を任意の形状に整形し、ゲート電極１０を形成し＼ゲ
ート電極１０とフィールド酸化膜４をマスクとして、ソ
ース、ドレイン拡散層１１α、１１ｂ全形成する（第１
図（ト））。
最後にゲート電極１００表面を気相成長シリコン酸化膜
１２で覆い、ソース、ドレイン拡散層に達する開孔１３
α、１３ｂ全形成し、金属配線層１４α、 １４ｂを形
成して・ＭＯＳ型電界効果半導体装置全完成する（第１
図（ト））。
１２で覆い、ソース、ドレイン拡散層に達する開孔１３
α、１３ｂ全形成し、金属配線層１４α、 １４ｂを形
成して・ＭＯＳ型電界効果半導体装置全完成する（第１
図（ト））。
本実施例において＼第１図（ハ）に示す工程で、多結晶
シリコン膜７にリンを拡散することにより、多結晶シリ
コン膜７を材料として形成されるゲート電極１０の電気
抵抗を下げることを達成している。
シリコン膜７にリンを拡散することにより、多結晶シリ
コン膜７を材料として形成されるゲート電極１０の電気
抵抗を下げることを達成している。
本発明においては多結晶シリコン膜７にリンを拡散する
際に同時に半導体基体ｌの裏面９にリンを拡散すること
に特徴がある。本発明により基体１の裏面９に形成され
たリン拡散層は、重金属等のゲッタリング効果を有し、
ソース、ドレイン拡散層１１α、ｌｌｂのリークを防止
し、装置の安定な動作を可能にする。
際に同時に半導体基体ｌの裏面９にリンを拡散すること
に特徴がある。本発明により基体１の裏面９に形成され
たリン拡散層は、重金属等のゲッタリング効果を有し、
ソース、ドレイン拡散層１１α、ｌｌｂのリークを防止
し、装置の安定な動作を可能にする。
また本発明においては）半導体基体１の裏面９へのリン
拡散を多結晶シリコン膜７へのリン拡散と同時に行うこ
とにより、特別な裏面へのリン拡散の工程を増やすこと
なく、工程を短縮し、工期を短くすることができる。
拡散を多結晶シリコン膜７へのリン拡散と同時に行うこ
とにより、特別な裏面へのリン拡散の工程を増やすこと
なく、工程を短縮し、工期を短くすることができる。
以上述べたように本発明によれば、リーク電流を防止す
るための半導体基体裏面へのリン拡散を、装置の動作特
性を悪化させず、又特別なマスク工程を増加させること
なく、短縮された工程で実施することができ、半導体装
置の改善された製造方法を得ることができる効果を有す
るものである。
るための半導体基体裏面へのリン拡散を、装置の動作特
性を悪化させず、又特別なマスク工程を増加させること
なく、短縮された工程で実施することができ、半導体装
置の改善された製造方法を得ることができる効果を有す
るものである。
第１図（４）〜■は本発明の実施例を示す工程図である
。 １・・・半導体基体、２・・・シリコン酸化膜、３・・
・シリコン窒化膜、４・・・フィールド酸化膜、５・・
・裏面のシリコン酸化膜、６・・・ゲート酸化膜、７・
・・多結晶シリコン膜、８・・・フォトレジスト膜、９
・・・シリコン基体の裏面−１０・・・ゲート電極％
１ｌｃＬ、ｌｌｂ・・・ソース、ドレイン拡散層、１
２・・・気相成長シリコン酸化膜、１３ａ、１３ｂ・・
・開孔、１４α、１４ｂ・・・金属配線層特許出願人
日本電気株式会社 、・富−１
。 １・・・半導体基体、２・・・シリコン酸化膜、３・・
・シリコン窒化膜、４・・・フィールド酸化膜、５・・
・裏面のシリコン酸化膜、６・・・ゲート酸化膜、７・
・・多結晶シリコン膜、８・・・フォトレジスト膜、９
・・・シリコン基体の裏面−１０・・・ゲート電極％
１ｌｃＬ、ｌｌｂ・・・ソース、ドレイン拡散層、１
２・・・気相成長シリコン酸化膜、１３ａ、１３ｂ・・
・開孔、１４α、１４ｂ・・・金属配線層特許出願人
日本電気株式会社 、・富−１
Claims (1)
- （１）半導体基体の第１の主表面内に、リンを含有する
多結晶シリコンを材料とする回路素子を有する半導体装
置を製造する方法において、前記半導体基体の第１の主
表面内に多結晶シリコンを成長する工程と、前記半導体
の裏面にあたる第２の主表面の絶縁被膜をエッチング除
去し、前記半導体基体の第２の主表面を露出する工程と
、次いでリンを含有する雰囲気内で熱処理することによ
り前記多結晶シリコンを拡散すると同時に前記半導体基
体の第２の主表面内にリンを拡散する工程とを行うこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16552485A JPS6226826A (ja) | 1985-07-26 | 1985-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16552485A JPS6226826A (ja) | 1985-07-26 | 1985-07-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6226826A true JPS6226826A (ja) | 1987-02-04 |
Family
ID=15814026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16552485A Pending JPS6226826A (ja) | 1985-07-26 | 1985-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6226826A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444001A (en) * | 1992-12-25 | 1995-08-22 | Nec Corporation | Method of manufacturing a semiconductor device readily capable of removing contaminants from a silicon substrate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674939A (en) * | 1979-11-22 | 1981-06-20 | Toshiba Corp | Preparation method of semiconductor integrated circuit |
-
1985
- 1985-07-26 JP JP16552485A patent/JPS6226826A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674939A (en) * | 1979-11-22 | 1981-06-20 | Toshiba Corp | Preparation method of semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444001A (en) * | 1992-12-25 | 1995-08-22 | Nec Corporation | Method of manufacturing a semiconductor device readily capable of removing contaminants from a silicon substrate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6187368A (ja) | 自己整合多結晶シリコン電極を持つた集積回路用自己整合金属シリサイドプロセス | |
| JPH02100326A (ja) | 高耐圧ｍｏｓ型半導体装置の製造方法 | |
| JPS63261746A (ja) | バイポ−ラ型半導体集積回路装置の製造方法 | |
| JPS6226826A (ja) | 半導体装置の製造方法 | |
| JPS63289820A (ja) | 半導体装置の製造方法 | |
| JPS6037614B2 (ja) | 半導体装置の製造方法 | |
| JPS5834939B2 (ja) | ハンドウタイソウチ | |
| JPS63278256A (ja) | 半導体装置およびその製造方法 | |
| JPH01108772A (ja) | バイポーラトランジスタの製造方法 | |
| JPH04142777A (ja) | ゲート電極又は配線の形成方法 | |
| JPH034514A (ja) | ウエハの製造方法 | |
| JPS6214466A (ja) | 半導体装置の製造方法 | |
| JPS62108570A (ja) | 半導体装置の製造方法 | |
| JPS62290178A (ja) | 半導体装置 | |
| JPS584462B2 (ja) | シユウセキカイロソウチ ノ セイゾウホウホウ | |
| JPH0475346A (ja) | 半導体装置の製造方法 | |
| JPS63136531A (ja) | 半導体装置 | |
| JPH01122167A (ja) | 半導体装置の製造方法 | |
| JPH03280548A (ja) | Ｎｐｎトランジスタの製造方法 | |
| JPH02159035A (ja) | 集積回路装置 | |
| JPS6156437A (ja) | 半導体装置の製造方法 | |
| JPH022621A (ja) | 半導体装置の製造方法 | |
| JPH0274042A (ja) | Ｍｉｓ型トランジスタの製造方法 | |
| JPS63107020A (ja) | 半導体装置の製造方法 | |
| JPH04309226A (ja) | 半導体装置の製造方法 |