JPS62290178A - 半導体装置 - Google Patents
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- JPS62290178A JPS62290178A JP13347986A JP13347986A JPS62290178A JP S62290178 A JPS62290178 A JP S62290178A JP 13347986 A JP13347986 A JP 13347986A JP 13347986 A JP13347986 A JP 13347986A JP S62290178 A JPS62290178 A JP S62290178A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は半導体装置、特に金属酸化膜半導体トランジス
タ（Ｍ ＯＳ Ｔｒ ）と称される電界効果トランジス
タ構造に関する。
タ（Ｍ ＯＳ Ｔｒ ）と称される電界効果トランジス
タ構造に関する。
従来、電界効果トランジスタの構造及び製造方法に関し
ては、数多くの提案がなされ、改良が加えられている０
例えば、特公昭５２−１４９５８号公報には、第２図に
あるようにＮ型シリコン基板１上に形成された酸化Ｉｔ
！１２とゲート絶縁膜３上に設けられた多結晶シリコン
よりなるゲート電極４をマスクとして、イオン打込みな
どによりソース・ドレイン領域５．６を形成し、アルミ
ニウムよりなる引出し配線７を形成した電界効果トラン
ジスタが提案されている。
ては、数多くの提案がなされ、改良が加えられている０
例えば、特公昭５２−１４９５８号公報には、第２図に
あるようにＮ型シリコン基板１上に形成された酸化Ｉｔ
！１２とゲート絶縁膜３上に設けられた多結晶シリコン
よりなるゲート電極４をマスクとして、イオン打込みな
どによりソース・ドレイン領域５．６を形成し、アルミ
ニウムよりなる引出し配線７を形成した電界効果トラン
ジスタが提案されている。
しかし、前述の従来の技術は、ゲート電極がシリコン基
板上に形成するため凸の部分ができてしまう、したがっ
て従来構造のトランジスタ上にアルミニウム配線が通る
回路の場合、ゲート電極の段差によるエレクトロマイグ
レーシラン効果で断線してしまう恐れがある。また回路
が複雑になり、アルミニウム配線が多層配線になればな
るほどアルミニウム配線を敷く面の凸凹が激しくなり断
線の恐れが強くなる。また段差のため、アルミニウム配
線と、ゲート電極とソース令■域とドレイン領域とを接
続するコンタクトのフォトエツチングの際露光の焦点を
一平面上に合わすことができない。
板上に形成するため凸の部分ができてしまう、したがっ
て従来構造のトランジスタ上にアルミニウム配線が通る
回路の場合、ゲート電極の段差によるエレクトロマイグ
レーシラン効果で断線してしまう恐れがある。また回路
が複雑になり、アルミニウム配線が多層配線になればな
るほどアルミニウム配線を敷く面の凸凹が激しくなり断
線の恐れが強くなる。また段差のため、アルミニウム配
線と、ゲート電極とソース令■域とドレイン領域とを接
続するコンタクトのフォトエツチングの際露光の焦点を
一平面上に合わすことができない。
このため、露光焦点の誤差を考慮して余裕をとらなけれ
ばならないので、−素子として必要面積が比較的大きく
なり、半導体装置の集積度を著しく向上させることが困
難であるという問題を有する。
ばならないので、−素子として必要面積が比較的大きく
なり、半導体装置の集積度を著しく向上させることが困
難であるという問題を有する。
本発明は、このような従来の半導体装置の問題点を解決
するもので、その目的とするところは、より高集積化が
可能で、より安定した信頌性の高い半導体装置を提供す
るところにある。
するもので、その目的とするところは、より高集積化が
可能で、より安定した信頌性の高い半導体装置を提供す
るところにある。
本発明の半導体装置は、半導体基板上に溝を掘り、前記
溝の両端にソース領域、ドレイン領域が形成されており
、前記溝に酸化膜が形成されており、前記酸化膜上に金
属もしくは多結晶シリコンのゲート電極が形成されてい
ることを特徴とする。
溝の両端にソース領域、ドレイン領域が形成されており
、前記溝に酸化膜が形成されており、前記酸化膜上に金
属もしくは多結晶シリコンのゲート電極が形成されてい
ることを特徴とする。
第１図（８）〜ｆａｔは、本発明の実施例における半導
体装置の製造工程に従う断面部であって、Ｎチャンネル
型ＭＯＳトランジスタを例示する。
体装置の製造工程に従う断面部であって、Ｎチャンネル
型ＭＯＳトランジスタを例示する。
まず第１図［ａｌにあるように、比抵抗１２Ω−１のＰ
型シリコン基板１０１上に、レジスト１０２を塗布し、
フォト・エツチング法により前記レジスト１０１の表面
を選択的に除去し、前記シリコン基板１０１の表面を一
部露出して、前記レジスト１０２をマスクとして、前記
シリコン基板１０１を４０００人程エ７チングし、溝を
形成する。
型シリコン基板１０１上に、レジスト１０２を塗布し、
フォト・エツチング法により前記レジスト１０１の表面
を選択的に除去し、前記シリコン基板１０１の表面を一
部露出して、前記レジスト１０２をマスクとして、前記
シリコン基板１０１を４０００人程エ７チングし、溝を
形成する。
エツチングにはＣＦ、＋０２ガスなどを用いる。
次に第１図（ｂｌにあるように、前記レジスト１０２を
除去し、ゲート電極直下の酸化膜の形成のために熱処理
がなされる。この熱処理は酸化雰囲気中、例えば酸素雰
囲気中において温度８５０℃３０分程行なうことにより
、前記シリコン基板１０１の表面は酸化され、連続した
厚さ４ｏＯ（人）の第に酸化珪素膜１０３が形成される
。
除去し、ゲート電極直下の酸化膜の形成のために熱処理
がなされる。この熱処理は酸化雰囲気中、例えば酸素雰
囲気中において温度８５０℃３０分程行なうことにより
、前記シリコン基板１０１の表面は酸化され、連続した
厚さ４ｏＯ（人）の第に酸化珪素膜１０３が形成される
。
そして、第１図ｆｃｌにあるように、前記第に酸化珪素
膜１０３上に多結晶シリコン１０４をモノシラン（Ｓ
ｉ Ｈ，）の熱分解によって積石させ、フォト・エツチ
ング法により前記多結晶シリコン１０４を前記シリコン
基板１０１の溝が埋まるように残す、エツチング液とし
ては硝酸−氷さく酸−弗酸系を用いる。この前記多結晶
シリコン１０４がゲートとなる。
膜１０３上に多結晶シリコン１０４をモノシラン（Ｓ
ｉ Ｈ，）の熱分解によって積石させ、フォト・エツチ
ング法により前記多結晶シリコン１０４を前記シリコン
基板１０１の溝が埋まるように残す、エツチング液とし
ては硝酸−氷さく酸−弗酸系を用いる。この前記多結晶
シリコン１０４がゲートとなる。
次に第１図ｆｄｌにあるように、ソース領域１０５、ド
レイン領域１０６の形成のためのイオン打ち込み１０７
がなされる。この前記イオン打ち込み１０７はＮ型を示
す不純物として、リン（Ｐ）もしくはヒ素（Ａｓ）が適
当である。この前記イオン打ち込み１０７は、前記多結
晶シリコン１０４にも同時に打ち込むので、前記多結晶
シリコン１０４の抵抗値を下げる。
レイン領域１０６の形成のためのイオン打ち込み１０７
がなされる。この前記イオン打ち込み１０７はＮ型を示
す不純物として、リン（Ｐ）もしくはヒ素（Ａｓ）が適
当である。この前記イオン打ち込み１０７は、前記多結
晶シリコン１０４にも同時に打ち込むので、前記多結晶
シリコン１０４の抵抗値を下げる。
それから、第１図（ｅｌにあるように、全面に第２二酸
化硅素膜１０日を厚さ２０００ （人）程にモノシラン
（ＳｉＨ４）と酸素（０，）等との気相反応によって形
成し、孔をフォト・エツチング法により形成した後、そ
の孔を含んでアルミニウムを被着して、その不要部分を
選択的に除去して電極１０９を形成する。
化硅素膜１０日を厚さ２０００ （人）程にモノシラン
（ＳｉＨ４）と酸素（０，）等との気相反応によって形
成し、孔をフォト・エツチング法により形成した後、そ
の孔を含んでアルミニウムを被着して、その不要部分を
選択的に除去して電極１０９を形成する。
以上の工程を経て、電界効果トランジスタ素子が形成さ
れる。前述のアルミニウム、多結晶シリコンに限らず、
モリブデン、タングステン、タンタル、ニオブ、チタン
等の高融点金属及びその硅化物、つまりシリサイド等も
使用可能である。
れる。前述のアルミニウム、多結晶シリコンに限らず、
モリブデン、タングステン、タンタル、ニオブ、チタン
等の高融点金属及びその硅化物、つまりシリサイド等も
使用可能である。
第３図ｆａ）〜ｆｇｌは、本発明の別の実施例における
半導体装置の製造工程に従う断面図である。信顛性を下
げる効果の一つであるホットキャリア効果を低減させる
低濃度ドレインＮチャンネルトランジスタ（Ｎチャンネ
ルＬ、Ｄ、Ｄ）ランリスタ）を例示する。
半導体装置の製造工程に従う断面図である。信顛性を下
げる効果の一つであるホットキャリア効果を低減させる
低濃度ドレインＮチャンネルトランジスタ（Ｎチャンネ
ルＬ、Ｄ、Ｄ）ランリスタ）を例示する。
まず第３図ｆａｌにあるように、Ｐ型シリコン基板３０
１上にレジスト３０２を塗布し、フォト・エツチング法
により前記レジスト３０２を選択的に除去し、前記シリ
コン基板３０１の表面を一部露出して、前記レジスト３
０２をマスクとし、前記シリコン基手反３０１を４００
０ （人）程エツチングし、溝を形成する。エツチング
ガスには、ＣＦ。
１上にレジスト３０２を塗布し、フォト・エツチング法
により前記レジスト３０２を選択的に除去し、前記シリ
コン基板３０１の表面を一部露出して、前記レジスト３
０２をマスクとし、前記シリコン基手反３０１を４００
０ （人）程エツチングし、溝を形成する。エツチング
ガスには、ＣＦ。
＋Ｑ、ガスなどを用いる。
次に第３図ｔｂ＋にあるように、前記レジスト３０２を
除去し、ゲート電極直下の酸化膜の形成のために熱処理
がなされる。この熱処理は酸化雰囲気中、例えば酸素雰
囲気中において温度８５０℃２３０分程行なうことによ
り、前記シリコン基板３０１の表面は酸化され連続した
厚さ約４００ （人）の第に酸化硅素３０３が形成され
る。
除去し、ゲート電極直下の酸化膜の形成のために熱処理
がなされる。この熱処理は酸化雰囲気中、例えば酸素雰
囲気中において温度８５０℃２３０分程行なうことによ
り、前記シリコン基板３０１の表面は酸化され連続した
厚さ約４００ （人）の第に酸化硅素３０３が形成され
る。
そして第１図（ｃｌにあるように、前記第に酸化硅素膜
３０３上に多結晶シリコン３０４をモノシラン（ＳＩＨ
ａ）の熱分解によって積層させ、フォト・エツチング法
により前記多結晶シリコン３０４を前記シリコン基板３
０１の溝に残す、エツチング液としては、硝酸−氷さく
酸−弗酸系を用いる。この前記多結晶シリコン３０４が
ゲート電極となる。
３０３上に多結晶シリコン３０４をモノシラン（ＳＩＨ
ａ）の熱分解によって積層させ、フォト・エツチング法
により前記多結晶シリコン３０４を前記シリコン基板３
０１の溝に残す、エツチング液としては、硝酸−氷さく
酸−弗酸系を用いる。この前記多結晶シリコン３０４が
ゲート電極となる。
次に第３図ｆｄ＋にあるように、低濃度ドレイン領域３
０５を形成するために、第１イオン打ち込み３０６がな
される。この前記第１イオン打ち込み３０６は、Ｎ型を
示す不純物としてリン（Ｐ）もしくはヒ素（Ａｓ）が適
当である。
０５を形成するために、第１イオン打ち込み３０６がな
される。この前記第１イオン打ち込み３０６は、Ｎ型を
示す不純物としてリン（Ｐ）もしくはヒ素（Ａｓ）が適
当である。
次に第３図ｔｅｌのように、全面に第２二酸化硅素３０
７を厚さ４０００ （人）程度形成し、フォト・エツチ
ング法により前記第２二酸化硅素３０７を前記多結晶シ
リコン３０４の両側の溝が埋まるチンダ液が用いられる
。
７を厚さ４０００ （人）程度形成し、フォト・エツチ
ング法により前記第２二酸化硅素３０７を前記多結晶シ
リコン３０４の両側の溝が埋まるチンダ液が用いられる
。
次に第３図（ｆｌのように、ソース領域３０８、高濃度
ドレイン領域３０９を形成するために、第２イオン打ち
込み３１０がなされる。また第２イオン打ち込み３１０
は、前記多結晶シリコン３０４にも同時に打ち込まれる
ので、前記多結晶シリコン３０４の抵抗値も下げる。前
記低濃度ドレイン領域３０５と前記高濃度ドレイン領域
３０９を接続するために、９００℃３０分程の熱拡散を
する。
ドレイン領域３０９を形成するために、第２イオン打ち
込み３１０がなされる。また第２イオン打ち込み３１０
は、前記多結晶シリコン３０４にも同時に打ち込まれる
ので、前記多結晶シリコン３０４の抵抗値も下げる。前
記低濃度ドレイン領域３０５と前記高濃度ドレイン領域
３０９を接続するために、９００℃３０分程の熱拡散を
する。
それから、第３図（幻のにあるように、全面に第３二酸
化硅素１１ｘ３１１を厚さ２００００ように残す、エツ
チング液としては、弗酸系エラ（人）程にモノシラン（
ＳＩＨａ）と酸素（Ｏｔ）等との気相反応により形成し
、孔をフォトレジスト・エツチング法により形成し、孔
をフォト・エツチング法により形成した後、その孔を含
んでアルミニウムを被着して、その不要部分を選択的に
除去して電ｐｉ３１２を形成する。
化硅素１１ｘ３１１を厚さ２００００ように残す、エツ
チング液としては、弗酸系エラ（人）程にモノシラン（
ＳＩＨａ）と酸素（Ｏｔ）等との気相反応により形成し
、孔をフォトレジスト・エツチング法により形成し、孔
をフォト・エツチング法により形成した後、その孔を含
んでアルミニウムを被着して、その不要部分を選択的に
除去して電ｐｉ３１２を形成する。
以上の工程を経て、低濃度ドレイン領域トランジスタ（
Ｌ、Ｄ、Ｄ、）ランリスタ）が形成される。前記アルミ
ニウム、多結晶シリコンに限らずモリブデン、タングス
テン、タンタル、ニオブ、チタン等の高融点金属及びそ
の硅化物すなわちシリサイド等も使用することができる
。
Ｌ、Ｄ、Ｄ、）ランリスタ）が形成される。前記アルミ
ニウム、多結晶シリコンに限らずモリブデン、タングス
テン、タンタル、ニオブ、チタン等の高融点金属及びそ
の硅化物すなわちシリサイド等も使用することができる
。
以上述べたように発明によれば、ゲート電極を埋めこみ
基板表面と水平にすることにより、段差がなくなり、エ
レクトロマイグレーションによるアルミニウム配線等の
断線が低減でき、配線の多層化が可能になる。また、コ
ンタクト等のフォト・エツチングの際、一平面上に露光
焦点を合わすことができ、露光焦点の誤差を考慮する必
要がなくなり、−素子として必要面積が比較的小さくて
よいという効果を存する。
基板表面と水平にすることにより、段差がなくなり、エ
レクトロマイグレーションによるアルミニウム配線等の
断線が低減でき、配線の多層化が可能になる。また、コ
ンタクト等のフォト・エツチングの際、一平面上に露光
焦点を合わすことができ、露光焦点の誤差を考慮する必
要がなくなり、−素子として必要面積が比較的小さくて
よいという効果を存する。
第１図（５）〜ｔｅｌは本発明の半導体装置の一実施例
を示す主要断面図。 第２図は従来の半導体装置を示す主要断面図。 第３図＋８１〜ｉｇｌは本発明の半導体装置の別の実施
例を示す主要断面図。 １０１・・・・・・シリコン基板 １０２・・・・・・レジスト １０３・・・・・・第に酸化硅素膜 １０４・・・・・・多結晶シリコン １０５・・・・・・ソース領域 １０６・・・・・・ドレイン？ｉ［ １０７・・・・・・イオン打ち込み １０８・・・・・・第２二酸化硅素膜 １０９・・・・・・電極 １・・・・・・Ｎ型シリコン基板 ２・・・・・・酸化膜 ３・・・・・・ゲート絶縁膜 ４・・・・・・ゲート電極 ５・・・・・・ソース領域 ６・・・・・・ドレイン領域 ７・・・・・・引出し配線 ３０１・・・・・・シリコン基板 ３０２・・・・・・レジスト ３０３・・・・・・第に酸化硅素 ３０４・・・・・・多結晶シリコン ３０５・・・・・・低濃度ドレイン領域３０６・・・・
・・第１イオン打ち込み３０７・・・・・・第２酸化硅
素膜 ３０８・・・・・・ソース領域 ３０９・・・・・・高濃度ドレイン領域３１０・・・・
・・第２イオン打ち込み３１１・・・・・・第３二酸化
硅素膜 ３１２・・・・・・電極 以 上 出願人 セイコーエプソン株式会社 第１図 第３図 第３図
を示す主要断面図。 第２図は従来の半導体装置を示す主要断面図。 第３図＋８１〜ｉｇｌは本発明の半導体装置の別の実施
例を示す主要断面図。 １０１・・・・・・シリコン基板 １０２・・・・・・レジスト １０３・・・・・・第に酸化硅素膜 １０４・・・・・・多結晶シリコン １０５・・・・・・ソース領域 １０６・・・・・・ドレイン？ｉ［ １０７・・・・・・イオン打ち込み １０８・・・・・・第２二酸化硅素膜 １０９・・・・・・電極 １・・・・・・Ｎ型シリコン基板 ２・・・・・・酸化膜 ３・・・・・・ゲート絶縁膜 ４・・・・・・ゲート電極 ５・・・・・・ソース領域 ６・・・・・・ドレイン領域 ７・・・・・・引出し配線 ３０１・・・・・・シリコン基板 ３０２・・・・・・レジスト ３０３・・・・・・第に酸化硅素 ３０４・・・・・・多結晶シリコン ３０５・・・・・・低濃度ドレイン領域３０６・・・・
・・第１イオン打ち込み３０７・・・・・・第２酸化硅
素膜 ３０８・・・・・・ソース領域 ３０９・・・・・・高濃度ドレイン領域３１０・・・・
・・第２イオン打ち込み３１１・・・・・・第３二酸化
硅素膜 ３１２・・・・・・電極 以 上 出願人 セイコーエプソン株式会社 第１図 第３図 第３図
Claims (1)
- 半導体基板上に溝が形成されており、前記溝の両端にソ
ース領域、ドレイン領域が形成されており、前記溝に酸
化膜が形成されており、前記酸化膜上に金属もしくは多
結晶シリコンのゲート電極が形成されていることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13347986A JPS62290178A (ja) | 1986-06-09 | 1986-06-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13347986A JPS62290178A (ja) | 1986-06-09 | 1986-06-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62290178A true JPS62290178A (ja) | 1987-12-17 |
Family
ID=15105738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13347986A Pending JPS62290178A (ja) | 1986-06-09 | 1986-06-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62290178A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100937102B1 (ko) * | 2002-12-30 | 2010-01-15 | 매그나칩 반도체 유한회사 | 모스트랜지스터 및 그 제조 방법 |
-
1986
- 1986-06-09 JP JP13347986A patent/JPS62290178A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100937102B1 (ko) * | 2002-12-30 | 2010-01-15 | 매그나칩 반도체 유한회사 | 모스트랜지스터 및 그 제조 방법 |
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