KR100744642B1 - 반도체 소자의 금속배선, 반도체 소자의 게이트 전극 및 그형성방법 - Google Patents
반도체 소자의 금속배선, 반도체 소자의 게이트 전극 및 그형성방법 Download PDFInfo
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Abstract
본 발명은 실리콘막과 도전층 사이에 확산 방지막이 개재된 반도체 소자에 있어 고속동작이 가능하면서 도전층의 저항을 감소시킬 수 있는 반도체 소자의 게이트 전극 및 그 형성방법, 그리고 반도체 소자의 금속배선을 제공하기 위한 것으로, 이를 위해 본 발명은 실리콘막과 도전층 사이에 확산 방지막이 개재된 반도체 소자의 게이트 전극에 있어서, 상기 확산 방지막은 상기 실리콘막과 상기 도전층 사이에 적어도 2층으로 적층된 구조를 가지고, 상기 도전층과 접하는 층이 비정질막으로 이루어진 반도체 소자의 게이트 전극을 제공한다.
게이트 전극, 금속배선, 실리콘, 텅스텐, 확산방지막, 비정질.
Description
도 1a 및 도 1b는 종래기술에 따른 텅스텐과 폴리실리콘막 사이에 TiN을 포함하는 확산 방지막이 개재된 구조의 게이트 전극 형성방법을 도시한 공정 단면도.
도 2는 서로 다른 확산 방지막의 구조에 따른 텅스텐(W)막의 면저항 특성을 비교한 도면.
도 3은 서로 다른 확산 방지막의 구조에 따라 서로 다른 구조의 게이트 전극을 도시한 SEM(Scanning Electron Microscope) 사진.
도 4는 서로 다른 확산 방지막의 구조에 따른 WN의 결정상을 비교하기 위해 도시한 XRD(X-Ray Diffraction) 사진.
도 5는 서로 다른 확산 방지막의 구조에 따른 WN의 표면 거칠기를 비교하기 위해 도시한 TEM(Transmmision Electron Microscope) 사진.
도 6은 본 발명의 실시예1에 따른 반도체 소자의 게이트 전극을 도시한 단면도.
도 7a 내지 도 7d는 본 발명의 실시예1에 따른 반도체 소자의 게이트 전극 형성방법을 도시한 공정 단면도.
도 8은 본 발명의 실시예2에 따른 반도체 소자의 금속배선을 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
20 : 기판
21 : 게이트 절연막
22 : 폴리실리콘막
23 : TiN
24 : WN
27 : W
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 폴리실리콘과 텅스텐 사이에 확산방지막이 개재된 반도체 소자의 게이트 전극 또는 금속배선 및 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
일반적으로, 모스(MOS, Metal Oxide Semiconductor) 트랜지스터의 게이트 전극은 폴리실리콘막을 이용하여 형성하여 왔다. 이러한 폴리실리콘 게이트 전극은 그 형성공정이 안정하다는 장점이 있다. 그러나, 반도체 소자의 고집적화에 따라 게이트 전극을 비롯한 각종 패턴이 미세화되고 있으며, 최근에는 0.15㎛ 선폭 이하까지 미세화가 진행되고 있다. 이에 따라, 통상적인 게이트 전극 형성시 사용되어 온 도핑된 폴리실리콘(doped polysilicon)은 그 자체의 높은 비저항 특성으로 인하여 지연 시간이 길어, 고속동작을 요구하는 소자에 적용하기가 어려운 문제점이 있었다.
이러한 문제점은 반도체 소자의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이를 개선하기 위하여 최근에는 텅스텐과 같은 금속 원소를 이용한 폴리사이드(polycide, 실리사이드(silicide)/폴리실리콘) 구조, 예컨대 WSiX(X는 자연수)/폴리실리콘 구조의 게이트 전극 기술 및 이보다 좀더 낮은 저항을 갖는 텅스텐 폴리메탈(poly-metal) 구조, 즉 텅스텐(W)/WNX(X는 자연수)/폴리실리콘 구조의 게이트 전극 기술이 대두되었다.
이때, W/WNX/폴리실리콘 게이트 전극의 경우 WSiX/폴리실리콘 게이트 전극보다 1/5~1/10 정도의 낮은 저항을 갖는 장점이 있는 반면에, 후속 열(anneal)공정 또는 게이트 재산화(re-oxidation)공정시 WNX로 이루어진 확산방지막(diffusion barrier lyaer)의 질소(nitrogen)가 분해되면서 2~3㎚의 불균일한 SiNX 및 SiOXNy와 같은 절연층이 W와 폴리실리콘 사이의 계면에 형성되므로 고속동작이 어려운 단점이 있다. 즉, SiNX 및 SiOXNy와 같은 계면 절연층은 RC 지연(delay) 등의 소자 특성에 영향을 주는데, 특히 고주파의 고속동작시 오동작을 유발시킬 수 있다.
따라서, 고속동작이 가능하도록 하기 위하여 종래에는 후속 고온 열공정에 의해 분해되기 쉬운 WNX 대신 열적으로 안정한 TiN/TiSiX(X는 자연수) 적층막을 도전층인 텅스텐(W)과 폴리실리콘 사이에 확산방지막으로 사용하는 기술이 제안되었다.
도 1a 및 도 1b는 종래기술에 따른 텅스텐과 폴리실리콘막 사이에 TiN을 포함하는 확산 방지막이 개재된 구조의 게이트 전극 형성방법을 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 기판(10) 상에 게이트 산화막(11)을 형성한 후, 게이트 산화막(11) 상에 게이트 도전막으로 폴리실리콘막(12)을 증착한다.
이어서, 도 1b에 도시된 바와 같이, 폴리실리콘막(12) 상에 확산방지막으로 TiN막(또는 Ti막, 13) 및 WN막(14)을 순차적으로 증착한 후, 확산방지막 상에 W막(15)을 증착한다. 여기서, 확산방지막은 W막(15)과 폴리실리콘막(12) 사이에 계면 절연층이 형성되는 것을 최소화하기 위해 증착되는 것이다.
이때, 확산방지막으로 TiN/TiSiX(X는 자연수) 적층막을 형성하지 않는 이유는, WN 및 폴리실리콘 사이에 매우 얇은 Ti만 삽입해도 WN 증착시 반응성 스퍼터링(reactive sputtering)에 의해 Ti 상부에 자동으로 TiN이 형성되거나, 또는 후속 열공정시 WN에 분해되는 N이 Ti 상부를 질화시켜 Ti 상부에 TiN이 형성되어 자연적으로 WN/TiN/TiSiX 적층구조의 확산방지막이 형성되기 때문이다.
참고로, TiN만을 확산방지막으로 사용할 경우, TiN과 폴리실리콘 사이 계면 에 1~2㎚의 Si-N 계면 절연층이 형성될 수 있지만, TiSiX를 TiN과 폴리실리콘 사이에 삽입할 경우에는 Si-N막 생성을 억제할 수 있다. 이는 TiN/TiSiX막은 열적으로 안정하기 때문이다.
그러나, TiN이 형성된 상태에서 WN 및 W을 형성시킬 경우에는 도 2에서 보는 바와 같이 W의 저항(Rs)이 WN만을 확산방지막으로 사용할 때보다 약 1.5~2배까지 증가하는 문제가 발생하게 되었다.
이러한 문제가 발생하는 이유는 다음과 같다.
먼저, 도 3에서 보는 바와 같이, WN/TiN/폴리실리콘(Si) 상부에 형성되는 W의 그레인 사이즈(grain size)가 WN/폴리실리콘(Si) 상부에 형성되는 W의 그레인 사이즈에 비해 현저히 작기 때문이다.
또한, 도 4에서 보는 바와 같이, 폴리실리콘(Si) 상부에 증착되는 WN은 비정질상(amorphous)인데 반하여 TiN 상부에 증착되는 WN은 다결정상(polycrystalline)이기 때문이다. 이는, 도 5의 TEM(Transmission Electron Microscope) 사진을 참고하더라도 알 수 있다. 도 5를 참조하면, 폴리실리콘(Si) 상부에 증착된 WN의 표면은 매우 매끄러운(smooth)데 반해 TiN/Ti 상부에 증착되는 WN은 그 표면 거칠기가 현저히 증가됨을 알 수 있다. 이는 곧, TiN 상부에 증착된 WN이 다결정임을 나타낸다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 실리콘막과 도전층 사이에 확산 방지막이 개재된 반도체 소자에 있어 고속동작이 가능하면서 도전층의 저항을 감소시킬 수 있는 반도체 소자의 게이트 전극 및 그 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 실리콘막과 도전층 사이에 확산 방지막이 개재된 반도체 소자에 있어 도전층의 저항을 감소시킬 수 있는 반도체 소자의 금속배선을 제공하는데 다른 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 실리콘막과 도전층 사이에 확산 방지막이 개재된 반도체 소자의 게이트 전극에 있어서, 상기 확산 방지막은 상기 실리콘막과 상기 도전층 사이에 적어도 2층으로 적층된 구조를 가지고, 상기 도전층과 접하는 층이 비정질막으로 이루어진 반도체 소자의 게이트 전극을 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 실리콘막과 도전층 사이에 확산 방지막이 개재된 반도체 소자의 금속배선에 있어서, 상기 확산 방지막은 상기 실리콘막과 상기 도전층 사이에 적어도 2층으로 적층된 구조를 가지고, 상기 도전층과 접하는 층이 비정질막으로 이루어진 반도체 소자의 금속배선을 제공한다.
또한, 상기 목적을 달성하기 위한 또다른 측면에 따른 본 발명은, 실리콘막 이 형성된 기판을 제공하는 단계와, 상기 실리콘막 상에 적어도 2층으로 적층된 구조를 가지고 서로 다른 물질로 이루어진 확산 방지막을 형성하는 단계와, 이온주입공정을 실시하여 상기 확산 방지막 중 최상부의 확산 방지막을 비정질막으로 변환시키는 단계와, 상기 확산 방지막 상에 도전층을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 6은 본 발명의 실시예1에 따른 반도체 소자의 게이트 전극을 도시한 단면도이다.
도 6에 도시된 바와 같이, 본 발명의 실시예1에 따른 반도체 소자의 게이트 전극은 기판(20) 상에 형성되되 게이트 절연막(21)을 통해 기판(20)과 전기적으로 분리된 폴리실리콘막(22)과, 폴리실리콘막(22) 상에 확산방지막으로 형성된 WN(24)/TiN(23)의 적층막과, 상기 WN(24) 상에 형성된 도전층, 예컨대 텅스텐(W, 27)을 포함하되, 특히 W(27)와 접하는 WN(24)이 비정질막으로 이루어지는 것을 그 구성상 특징으로 한다. 이때, WN(24)에서 N의 함유량은 3~30%가 바람직하고, 그 두께는 30~200Å이 바람직하다. 또한, TiN(23)도 비정질막으로 이루어질 수 있다.
즉, 본 발명의 실시예1에 다른 반도체 소자의 게이트 전극은 폴리실리콘막(22)과 W(27) 사이의 확산 방지막 중 W(27)에 접하는 확산 방지막인 WN(24)을 비정질막으로 형성시킴으로써, 게이트 전극의 도전층인 W(27)의 저항(Rs)을 감소시키면서 고속 동작을 실현할 수 있다.
종래기술에서 전술한 바와 같이, 폴리실리콘(Si) 상부에 바로 증착되는 WN은 비정질상인데 반하여 TiN 상부에 증착되는 WN이 다결정상이므로 WN 상에 증착되는 W의 저항이 증가하는 것이다. 따라서, 본 발명의 실시예1에서는 TiN 상의 WN을 비정질상으로 변환시킴으로써 W(27)의 저항을 감소시킬 수 있다.
여기서, TiN(23) 대신으로는 얇은 Ti 또는 상기 TiN을 포함하는 이중막 또는 Si와 N을 포함하는 금속막을 이용할 수 있다. 예컨대, Si와 N을 포함하는 금속막은 TiSixNy, TaSixNy, WSixNy, MoSixNy, HfSixNy, ZrSixNy, CoSixNy, CrSixNy 및 NiSixNy(여기서, x, y는 0.01~4.0)의 일군에서 선택된 어느 하나로 이루어지고, 상기 TiN을 포함하는 이중막은 TiN/Ti, TiN/Ta, TiN/W, TiN/Mo, TiN/Hf, TiN/Zr, TiN/Co, TiN/Cr, TiN/Ni, TiN/TiSix, TiN/TaSix, TiN/WSix, TiN/MoSix, TiN/HfSix, TiN/ZrSix, TiN/CoSix, TiN/CrSix 및 TiN/NiSix(여기서, x는 0.5~2.0)의 일군에서 선택된 어느 하나로 이루어질 수 있다.
바람직하게는, 상기 TiN(23)은 30~300Å의 두께를 갖고 얇은 Ti일 경우에는 10~60Å의 두께를 갖고 형성된다.
여기서, 폴리실리콘막(22)은 poly-Si1 - xGex(x=0.01~0.99) 또는 Ni, Cr, Co, Ti, W, Ta, Hf, Pt 중 어느 하나의 금속이 포함된 실리사이드막으로 대신할 수 있다.
그리고, 게이트 절연막(21)은 SiO2, SiON(이때, N의 함유량은 3~30%가 바람직하다), SiO2보다 높은 유전율을 갖는 금속산화물, Si이 함유된 금속실리케이트 및 N이 함유된 질화금속실리케이트의 일군에서 선택된 어느 하나의 물질로 이루어진다. 예컨대, 금속산화물로는 Hf, Zr, La, Ta, Pr, Y, Ce, Al 및 Ti 등이 있다.
이하, 도 7a 내지 도 7d를 참조하여 본 발명의 실시예1에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기로 한다.
먼저, 도 7a에 도시된 바와 같이, 기판(20) 상에 게이트 절연막(21)을 형성한다. 예컨대, 게이트 절연막(21)은 SiO2, SiON(이때, N의 함유량은 3~30%가 바람직하다), SiO2보다 높은 유전율을 갖는 금속산화물, Si이 함유된 금속실리케이트 및 N이 함유된 질화금속실리케이트의 일군에서 선택된 어느 하나의 물질로 형성한다. 여기서, 금속산화물로는 Hf, Zr, La, Ta, Pr, Y, Ce, Al 및 Ti 등이 있다.
이어서, 게이트 절연막(21) 상에 게이트 전극을 형성하기 위해 먼저 폴리실리콘막(22)을 증착한다. 이때, 폴리실리콘막(22)은 poly-Si1 - xGex(x=0.01~0.99) 또는 Ni, Cr, Co, Ti, W, Ta, Hf, Pt 중 어느 하나의 금속이 포함된 실리사이드막으로 대신할 수 있다.
이어서, 도 7b에 도시된 바와 같이, 폴리실리콘막(22) 상에 확산방지막으로 TiN(23) 및 WN(24)을 순차적으로 증착한다. 여기서, TiN(23) 대신으로는 얇은 Ti 또는 상기 TiN을 포함하는 이중막 또는 Si와 N을 포함하는 금속막을 이용할 수 있다. 예컨대, Si와 N을 포함하는 금속막은 TiSixNy, TaSixNy, WSixNy, MoSixNy, HfSixNy, ZrSixNy, CoSixNy, CrSixNy 및 NiSixNy(여기서, x, y는 0.01~4.0)의 일군에서 선택된 어느 하나로 형성하고, 상기 TiN을 포함하는 이중막은 TiN/Ti, TiN/Ta, TiN/W, TiN/Mo, TiN/Hf, TiN/Zr, TiN/Co, TiN/Cr, TiN/Ni, TiN/TiSix, TiN/TaSix, TiN/WSix, TiN/MoSix, TiN/HfSix, TiN/ZrSix, TiN/CoSix, TiN/CrSix 및 TiN/NiSix(여기서, x는 0.5~2.0)의 일군에서 선택된 어느 하나로 형성한다.
바람직하게는, 상기 TiN(23)은 30~300Å의 두께로 증착하고, 얇은 Ti일 경우에는 10~60Å의 두께로 증착한다.
이어서, 도 7c에 도시된 바와 같이, 이온주입공정(25)을 실시하여 질소(N)를 WN(24, 도 7b 참조) 상부 표면에 주입한다. 이로써, WN(24a)의 상부 또는 전체가 비정질막으로 변환된다. 이와 같이, 비정질막으로 변환된 WN(24a)으로 인해 WN(24a) 상에 후속 증착될 도전층의 그레인 사이즈를 증가시켜 그 저항을 감소시킬 수 있게 된다. 또한, WN(24) 내의 N 함유량을 증가시켜 매우 우수한 특성의 확산방지막을 얻을 수 있다.
이때, 이온주입공정(25)은 N 대신 Ar 및 Ne와 같은 비휘발성 기체를 사용하 거나 질량이 매우 큰 W 및 Ti를 사용할 수도 있다. 바람직하게는, 이온주입공정(25)은 상기 이온을 0.5~3KeV의 가속 에너지로 1E15~1E17 atoms/㎠의 도즈량만큼 주입하는데, 이러한 공정은 저에너지 이온주입(Low energy ion implant)장비 또는 플라즈마 도핑(PLAsma Doping, PLAD) 장비를 이용하여 진행된다.
그리고, 이온주입공정(25)은 N 이온을 TiN(23) 상부에도 주입하여 TiN(23)을 비정질화 시킬수 있는데, 이때 N 이온 대신 Ti 또는 W 이온을 주입하여 비정질 Ti-N 또는 비정질 W-Ti-N을 형성시킬 수도 있다.
이어서, 도 7d에 도시된 바와 같이, WN(24) 상에 도전층으로 W(27)을 증착한다. 이로써, 게이트 절연막(21) 상에는 W(27)/WN(24)/TiN(23)/폴리실리콘막(22)으로 이루어진 게이트 전극이 형성된다.
이때, 폴리실리콘막(22)은 필요에 따라 형성하지 않아도 된다. 또한, 이러한 게이트 전극은 디램(DRAM) 소자 이외에 플래시 메모리(FLASH Memory) 소자의 컨트롤 게이트 전극 및 각종 논리(logic) 소자의 게이트 전극에도 적용이 가능하다.
실시예2
도 8은 본 발명의 실시예2에 따른 반도체 소자의 금속배선을 도시한 단면도이다. 본 발명의 실시예2는 실리콘막과 도전층 사이에 개재된 확산방지막의 일부를 비정질막으로 형성시킨다는 기술 사상은 동일하되, 단지 이러한 구조를 적용하는 기술분야에 있어 실시예1과 차이가 있다.
도 8에 도시된 바와 같이, 본 발명의 실시예2에 따른 반도체 소자의 금속배선은 폴리실리콘막(22) 상에 확산방지막으로 형성된 WN(24)/TiN(23)의 적층막과, 상기 WN(24) 상에 형성된 도전층, 예컨대 텅스텐(W, 27)을 포함하되, 특히 W(27)와 접하는 WN(24)이 비정질막으로 이루어지는 것을 그 구성상 특징으로 한다. 이때, WN(24)에서 N의 함유량은 3~30%가 바람직하고, 그 두께는 30~200Å이 바람직하다. 또한, TiN(23)도 비정질막으로 이루어질 수 있다.
즉, 본 발명의 실시예2에 다른 반도체 소자의 금속배선은 폴리실리콘막(22)과 W(27) 사이의 확산 방지막 중 W(27)에 접하는 확산 방지막인 WN(24)을 비정질막으로 형성시킴으로써, 도전층인 W(27)의 저항(Rs)을 감소시킬 수 있다.
종래기술에서 전술한 바와 같이, 폴리실리콘(Si) 상부에 바로 증착되는 WN은 비정질상인데 반하여 TiN 상부에 증착되는 WN이 다결정상이므로 WN 상에 증착되는 W의 저항이 증가하는 것이다. 따라서, 본 발명의 실시예2에서는 TiN 상의 WN을 비정질상으로 변환시킴으로써 W(27)의 저항을 감소시킬 수 있다.
여기서, TiN(23) 대신으로는 얇은 Ti 또는 상기 TiN을 포함하는 이중막 또는 Si와 N을 포함하는 금속막을 이용할 수 있다. 예컨대, Si와 N을 포함하는 금속막은 TiSixNy, TaSixNy, WSixNy, MoSixNy, HfSixNy, ZrSixNy, CoSixNy, CrSixNy 및 NiSixNy(여기서, x, y는 0.01~4.0)의 일군에서 선택된 어느 하나로 이루어지고, 상기 TiN을 포함하는 이중막은 TiN/Ti, TiN/Ta, TiN/W, TiN/Mo, TiN/Hf, TiN/Zr, TiN/Co, TiN/Cr, TiN/Ni, TiN/TiSix, TiN/TaSix, TiN/WSix, TiN/MoSix, TiN/HfSix, TiN/ZrSix, TiN/CoSix, TiN/CrSix 및 TiN/NiSix(여기서, x는 0.5~2.0)의 일군에서 선택된 어느 하나로 이루어질 수 있다.
바람직하게는, 상기 TiN(23)은 30~300Å의 두께를 갖고 얇은 Ti일 경우에는 10~60Å의 두께를 갖고 형성된다.
여기서, 폴리실리콘막(22)은 poly-Si1 - xGex(x=0.01~0.99) 또는 Ni, Cr, Co, Ti, W, Ta, Hf, Pt 중 어느 하나의 금속이 포함된 실리사이드막으로 대신할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 폴리실리콘막과 W 사이에 확산 방지막이 개재된 반도체 소자의 게이트 전극 및 금속배선 형성시 W에 접하는 확산 방지막인 WN을 비정질막으로 형성시킴으로써, 게이트 전극 및 금속배선의 도전층인 W의 면저항(Rs)을 감소시키면서 고속 동작을 실현할 수 있다.
Claims (22)
- 실리콘막과 도전층 사이에 확산 방지막이 개재된 반도체 소자의 게이트 전극에 있어서,상기 확산 방지막은 상기 실리콘막과 상기 도전층 사이에 적어도 2층으로 적층된 구조를 가지고, 상기 도전층과 접하는 층이 비정질막으로 이루어진 반도체 소자의 게이트 전극.
- 제 1 항에 있어서,상기 확산 방지막은 서로 다른 물질이 적층된 구조로 이루어진 반도체 소자의 게이트 전극.
- 제 2 항에 있어서,상기 확산 방지막 중 상기 실리콘막과 접하는 막은 Ti, TiN, 상기 TiN을 포함하는 이중막 및 Si와 N을 포함하는 금속막 중 어느 하나로 이루어진 반도체 소자의 게이트 전극.
- 제 3 항에 있어서,상기 Si와 N을 포함하는 금속막은 TiSixNy, TaSixNy, WSixNy, MoSixNy, HfSixNy, ZrSixNy, CoSixNy, CrSixNy 및 NiSixNy(여기서, x, y는 0.01~4.0)의 일군에서 선택된 어느 하나로 이루어진 반도체 소자의 게이트 전극.
- 제 3 항에 있어서,상기 TiN을 포함하는 이중막은 TiN/Ti, TiN/Ta, TiN/W, TiN/Mo, TiN/Hf, TiN/Zr, TiN/Co, TiN/Cr, TiN/Ni, TiN/TiSix, TiN/TaSix, TiN/WSix, TiN/MoSix, TiN/HfSix, TiN/ZrSix, TiN/CoSix, TiN/CrSix 및 TiN/NiSix(여기서, x는 0.5~2.0)의 일군에서 선택된 어느 하나로 이루어진 반도체 소자의 게이트 전극.
- 제 2 항 내지 제 5 항 중 어느 하나의 항에 있어서,상기 확산 방지막 중 상기 도전층과 접하는 막은 WN으로 이루어진 반도체 소자의 게이트 전극.
- 제 6 항에 있어서,상기 실리콘막은 폴리실리콘, poly-Si1 - xGex(x=0.01~0.99) 및 Ni, Cr, Co, Ti, W, Ta, Hf, Pt 중 어느 하나의 금속이 포함된 실리사이드막의 일군에서 선택된 어느 하나로 이루어진 반도체 소자의 게이트 전극.
- 실리콘막과 도전층 사이에 확산 방지막이 개재된 반도체 소자의 금속배선에 있어서,상기 확산 방지막은 상기 실리콘막과 상기 도전층 사이에 적어도 2층으로 적층된 구조를 가지고, 상기 도전층과 접하는 층이 비정질막으로 이루어진 반도체 소자의 금속배선.
- 제 8 항에 있어서,상기 확산 방지막은 서로 다른 물질이 적층된 구조로 이루어진 반도체 소자의 금속배선.
- 제 9 항에 있어서,상기 확산 방지막 중 상기 실리콘막과 접하는 막은 Ti, TiN, 상기 TiN을 포 함하는 이중막 및 Si와 N을 포함하는 금속막 중 어느 하나로 이루어진 반도체 소자의 금속배선.
- 제 10 항에 있어서,상기 Si와 N을 포함하는 금속막은 TiSixNy, TaSixNy, WSixNy, MoSixNy, HfSixNy, ZrSixNy, CoSixNy, CrSixNy 및 NiSixNy(여기서, x, y는 0.01~4.0)의 일군에서 선택된 어느 하나로 이루어진 반도체 소자의 금속배선.
- 제 10 항에 있어서,상기 TiN을 포함하는 이중막은 TiN/Ti, TiN/Ta, TiN/W, TiN/Mo, TiN/Hf, TiN/Zr, TiN/Co, TiN/Cr, TiN/Ni, TiN/TiSix, TiN/TaSix, TiN/WSix, TiN/MoSix, TiN/HfSix, TiN/ZrSix, TiN/CoSix, TiN/CrSix 및 TiN/NiSix(여기서, x는 0.5~2.0)의 일군에서 선택된 어느 하나로 이루어진 반도체 소자의 금속배선.
- 제 8 항 내지 제 12 항 중 어느 하나의 항에 있어서,상기 확산 방지막 중 상기 도전층과 접하는 막은 WN으로 이루어진 반도체 소자의 금속배선.
- 제 13 항에 있어서,상기 실리콘막은 폴리실리콘, poly-Si1 - xGex(x=0.01~0.99) 및 Ni, Cr, Co, Ti, W, Ta, Hf, Pt 중 어느 하나의 금속이 포함된 실리사이드막의 일군에서 선택된 어느 하나로 이루어진 반도체 소자의 금속배선.
- 실리콘막이 형성된 기판을 제공하는 단계;상기 실리콘막 상에 적어도 2층으로 적층된 구조를 가지고 서로 다른 물질로 이루어진 확산 방지막을 형성하는 단계;이온주입공정을 실시하여 상기 확산 방지막 중 최상부의 확산 방지막을 비정질막으로 변환시키는 단계; 및상기 확산 방지막 상에 도전층을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법.
- 제 15 항에 있어서,상기 이온주입공정은 N, Ar, Ne, W 및 Ti의 일군에서 선택된 어느 하나의 이온을 이용하는 반도체 소자의 게이트 전극 형성방법.
- 제 16 항에 있어서,상기 이온주입공정은 0.5~3KeV의 가속 에너지로 상기 이온을 1E15~1E17 atoms/㎠의 도즈량만큼 주입하는 반도체 소자의 게이트 전극 형성방법.
- 제 15 항에 있어서,상기 확산 방지막 중 상기 실리콘막 상에 형성하는 확산 방지막으로는 Ti, TiN, 상기 TiN을 포함하는 이중막 및 Si와 N을 포함하는 금속막 중 어느 하나를 이용하는 반도체 소자의 게이트 전극 형성방법.
- 제 18 항에 있어서,상기 금속막으로는 TiSixNy, TaSixNy, WSixNy, MoSixNy, HfSixNy, ZrSixNy, CoSixNy, CrSixNy 및 NiSixNy(여기서, x, y는 0.01~4.0)의 일군에서 선택된 어느 하나를 이용하는 반도체 소자의 게이트 전극 형성방법.
- 제 18 항에 있어서,상기 TiN을 포함하는 이중막으로는 TiN/Ti, TiN/Ta, TiN/W, TiN/Mo, TiN/Hf, TiN/Zr, TiN/Co, TiN/Cr, TiN/Ni, TiN/TiSix, TiN/TaSix, TiN/WSix, TiN/MoSix, TiN/HfSix, TiN/ZrSix, TiN/CoSix, TiN/CrSix 및 TiN/NiSix(여기서, x는 0.5~2.0)의 일군에서 선택된 어느 하나를 이용하는 반도체 소자의 게이트 전극 형성방법.
- 제 15 항에 있어서,상기 최상부의 확산방지막은 WN으로 형성하는 반도체 소자의 게이트 전극 형성방법.
- 제 21 항에 있어서,상기 실리콘막은 폴리실리콘, poly-Si1 - xGex(x=0.01~0.99) 및 Ni, Cr, Co, Ti, W, Ta, Hf, Pt 중 어느 하나의 금속이 포함된 실리사이드막의 일군에서 선택된 어느 하나로 형성하는 반도체 소자의 게이트 전극 형성방법.
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| KR19990048488A (ko) * | 1997-12-10 | 1999-07-05 | 구본준 | 반도체장치의 제조방법 |
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