KR101212568B1 - 반도체소자의 게이트스택 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 텅스텐막의 비저항 및 텅스텐막과 폴리실리콘막 간의 콘택 저항을 감소시키면서, 불순물의 외확산을 방지하는데 적합한 반도체소자의 게이트스택을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체소자의 게이트스택은 하부 전극; 상기 하부 전극 상의 Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막; 및 상기 Ti-Si-N 박막 상의 상부 전극을 포함하며 이에 따라 본 발명은 Ti 및 N이 Si보다 많이 포함된 Ti-Si-N을 텅스텐-폴리 게이트 전극의 확산베리어막으로 적용하면, 종래의 W/WN/Poly-Si 및 W/WN/WSix/Poly-Si 등과 거의 비슷한 수준의 매우 낮은 비저항 특성을 얻을 수 있기 때문에 게이트 전극의 높이를 낮출 수 있어 공정 집적도를 증가시킬 수 있는 효과가 있으며, 보론 침투 또는 외확산을 억제하여 p+ 폴리 공핍 효과는 감소하면서, PMOSFET 동작 전류 증가 효과를 얻을 수 있으며, 충분히 작은 텅스텐-폴리 간의 콘택 저항도 감소시킬 수 있으므로, 고속 동작 소자 제작이 가능한 효과가 있다.
Ti-Si-N, TiSiN, TiSix, WN, W-Poly gate, 베리어 메탈, 게이트 전극
Description
도 1은 확산베리어막의 종류에 따른 텅스텐-폴리실리콘 간의 콘택 저항을 나타낸 그래프.
도 2는 확산베리어막의 종류에 따른 p+ Poly-Si PMOSFET의 PDE를 나타낸 그래프.
도 3은 확산베리어막의 종류에 따른 p+ Poly-Si 내 보론의 외확산 거동을 나타낸 그래프.
도 4는 종래 기술에 따른 반도체소자의 게이트스택 구조를 도시한 단면도.
도 5는 확산베리어막의 종류에 따른 상부 텅스텐막의 비저항 특성을 나타낸 그래프.
도 6은 본 발명의 제1실시예에 따른 반도체소자의 게이트스택을 도시한 단면도.
도 7a 내지 도 7e는 제1실시예에 따른 반도체소자의 게이트스택 제조 방법을 도시한 단면도.
도 8은 본 발명의 제2실시예에 따른 반도체소자의 게이트스택을 도시한 단면 도.
도 9는 본 발명의 제3실시예에 따른 반도체소자의 게이트스택을 도시한 단면도.
도 10a 내지 도 10c는 본 발명의 각 실시예를 부연 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23a : 게이트 폴리실리콘막 25a : 텅스텐질화막
24a : Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막
26a : 게이트 텅스텐막 27a : 게이트 하드마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 확산베리어막(Diffusion barrier layer)을 구비하는 텅스텐-폴리실리콘 메탈 게이트(W/Poly-Si metal Gate) 전극 형성 방법에 관한 것이다.
폴리실리콘막과 텅스텐막의 순서로 적층된 W/Poly-Si 게이트 전극의 경우, 텅스텐실리사이드막과 폴리실리콘막의 순서로 적층된 WSi/Poly-Si 게이트 전극에 비해 1/5～1/10 정도의 매우 낮은 저항을 갖고 있기 때문에 60㎚ 메모리 소자의 제 작을 위해서는 반드시 필요하다.
기존에는 폴리실리콘막, 텅스텐질화막 및 텅스텐막의 순서로 적층된 Poly-Si/WN/W 스택(Stack)을 게이트 전극(Gate electrode)으로 적용하였으나, 이 구조의 경우 후속 어닐(Anneal) 또는 게이트 재산화(Gate Reoxidation)시 확산베리어막(Diffusion Barrier layer)인 텅스텐질화막(WN)의 질소(Nitrogen)가 분해되면서 2～3㎚의 불균일한 실리콘질화막과 같은 절연층이 W/Poly-Si 사이의 계면에 형성되기 때문에 수백 MHz 동작 주파수 및 1.5V 이하의 동작 전압에는 신호 지연(Signal Delay)과 같은 소자의 오동작을 유발시키는 문제점이 있다.
따라서, 최근에는 W/Poly-Si 계면에 실리콘-질소(Si-N)의 형성을 억제하기 위해서 폴리실리콘막과 텅스텐질화막 사이에 얇은 텅스텐실리사이드막(WSi) 또는 티타늄막(Ti)을 삽입하고 있는 추세이다. 텅스텐실리사이드막을 삽입한 경우, 반응성(Reactive) 텅스텐질화막 증착 시의 질소 플라즈마(Nitrogen Plasma)에 의해 텅스텐실리사이드막 상부에 W-Si-N이 형성되며, 이 W-Si-N은 금속(Metallic)과 같은 성질을 갖는 매우 우수한 확산베리어막으로 알려져 있다.
티타늄막 삽입의 경우에도 텅스텐질화막 증착시 반응성 스퍼터링(Reactive sputtering)에 의해 질소 플라즈마가 티타늄막을 질화시켜, 티타늄막과 티타늄질화막의 순서로 적층된 Ti/TiN 구조의 확산베리어막이 형성되기 때문에 후속 열처리 시 텅스텐질화막이 분해되더라도, Ti/TiN 확산베리어막이 질소가 폴리실리콘막으로 확산되는 것을 억제시켜, Si-N 형성을 효과적으로 방지할 수 있다.
도 1은 확산베리어막의 종류에 따른 텅스텐/폴리실리콘(W-poly) 간의 콘택 저항을 나타낸 도면으로서, 티타늄막/텅스텐질화막(Ti/WN)의 적층 구조를 가지는 확산베리어막(C)이 콘택 저항이 가장 낮고, 텅스텐질화막(WN) 만을 사용한 확산베리어막(A)의 콘택 저항이 가장 높다. 텅스텐실리사이드막/텅스텐질화막(WSi/WN)의 적층 구조를 가지는 확산베리어막(B)의 콘택 저항은 중간값을 가지는 것을 알 수 있다.
이에 따라, 티타늄막/텅스텐질화막의 적층 구조의 가지는 확산베리어막(C) 적용시에는 폴리실리콘막의 도핑 종류에 무관하게 매우 낮은 콘택 저항 특성을 보이는 것을 알 수 있다.
또한, p+ 폴리실리콘 PMOSFET의 경우, 실제 동작 모드인 인버젼(Inversion) 상태에서는 폴리실리콘의 공핍(Depletion) 효과가 크게 나타나는데, 폴리실리콘의 공핍 정도(Poly-Si depletion effect; PDE)를 나타내는 Cinv/Cox(inversion capacitance/accumulation capacitance) 특성이 확산베리어막의 종류에 따라 매우 큰 차이가 있음을 알 수 있다.
여기서, Cinv는 인버젼 캐패시턴스로써, NMOS에서는 (+) 바이어스에서 PMOS에서는 (-) 바이어스 조건에서 측정되는 캐패시턴스 값을 말하고, Cox는 축적 캐패시턴스로써, NMOS에서는 (-) 바이어스에서 PMOS에서는 (+) 바이어스 조건에서 측정되는 캐패시턴스 값을 말한다.
도 2는 확산베리어의 종류에 따른 p+ 폴리실리콘 PMOSFET의 PDE(Poly-Si Depletion Effect)를 나타낸 것으로, 확산베리어막으로 텅스텐질화막이 가장 우수한 값(Cinv/Cox 값은 〈～75%, 캐패시턴스 유효두께(Capacitive Equivalent Thickness; CET 30Å))을 보이는 반면, 티타늄막과 텅스텐질화막의 순서로 형성된 WN/Ti〈66%, 텅스텐질화막과 텅스텐실리사이드막의 순서로 형성된 WSi/WN은〈50% 로 매우 나쁜 특성을 보이는 것을 알 수 있다. 따라서, 확산베리어막으로 W/WN/p+ Poly-Si를 사용하는 것이 가장 좋은 것을 알 수 있다. 여기서, A는 W/WN/p+ Poly-Si, B는 W/WN/TiN/Ti/p+ Poly-Si, C는 W/WN/WSi/p+ Poly-Si를 나타낸다.
도 3은 확산베리어의 종류에 따른 p+ Poly-Si 내부의 보론의 외확산 거동을 나타낸 그래프로서, A는 W/WN/p+ Poly-Si, B는 W/WN/WSi/p+ Poly-Si, C는 W/WN/Ti를 나타낸다. WSi/WN 구조의 확산베리어막이 게이트 산화막과 폴리실리콘막의 계면에서〈 5E19/cm3으로 매우 낮은 값을 보였으며, WN/TiN/Ti구조의 확산베리어막의 경우에는 8E19cm/3 이상으로 측정되었다.
더 자세히 알아보면 'D' 영역에서, 폴리실리콘의 바텀부에 확산베리어막의 종류(A, B, C)에 따른 보론 농도를 알아보면, A의 보론 농도가 제일 큰 것을 알 수 있다. 즉, 폴리실리콘막의 바텀부에 보론이 잔류하는 보론의 농도가 제일 크므로, A를 확산베리어막으로 적용하는 것이 바람직하다.
이와 같은 W-DPG 특성을 종합해볼 때, 충분히 낮은 텅스텐-폴리실리콘 간의 콘택 저항 및 우수한 Cinv/Cox 비율 특성을 갖는 WN/Ti가 적층된 구조를 가지는 확산베리어막을 사용하는 것이 바람직하다.
도 4는 종래 기술에 따른 반도체소자의 게이트스택 구조를 도시한 단면도이다.
도 4에 도시된 바와 같이, 반도체 기판(11)의 소정 영역 상에 게이트 절연막(12), 게이트 폴리실리콘막(13), 티타늄막(Ti, 14), 텅스텐질화막(WN, 15), 게이트 텅스텐막(16) 및 게이트 하드마스크(17)가 순차적으로 적층된 게이트스택(G)이 형성된다.
여기서, 티타늄막(14)과 텅스텐질화막(15)은 게이트 폴리실리콘막(13) 상에 확산베리어막인 티타늄질화막을 형성하기 위해서 증착하는 것이다.
그러나, 상술한 종래 기술에서, WN/Ti를 확산베리어막으로 사용하면, 확산베리어막 바로 상부에 증착되는 텅스텐막의 비저항이 약 1.5～2배 수준으로 증가하는 문제점이 있다.
도 5는 확산베리어막의 종류에 따른 상부 텅스텐막의 비저항(Rs) 특성을 나타낸 도면이다.
도 5를 참조하면, 폴리실리콘(Poly-Si), 실리콘산화막(SiO2), 실리콘질화막(Si3N4) 및 텅스텐실리사이드막 상부에서는 비정질의 텅스텐질화막이 형성될 수 있어서, 그 위에 매우 낮은 비저항(15～20μΩ-cm)의 텅스텐막 형성이 가능하지만, 다결정의 순수한 금속(Ti, W, Ta) 및 질화계 금속막(TiN, TaN) 상부에는 상대적으로 작은 그레인(Grain)을 가지는 텅스텐막이 증착되기 때문에, ～30μΩ-cm의 매우 높은 비저항의 텅스텐막이 형성된다.
상술한 종래 기술은, WN/Ti를 확산베리어막으로 적용할 때 폴리실리콘과 텅스텐 간의 콘택 저항이 낮고, PDE가 큰 특성이 있으나 텅스텐막의 비저항을 증가시 키는 문제가 있으므로, 향후 텅스텐-폴리실리콘 게이트 소자 개발에 있어서, 매우 큰 제약을 유발할 수 있는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 텅스텐막의 비저항 및 텅스텐막과 폴리실리콘막 간의 콘택 저항을 감소시키면서, 불순물의 외확산을 방지하는데 적합한 반도체소자의 게이트스택 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체소자의 게이트스택은 하부 전극, 상기 하부 전극 상의 Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막, 및 상기 Ti-Si-N 박막 상의 상부 전극을 포함한다.
또한, 본 발명은 하부 전극을 형성하는 단계, 상기 하부 전극 상에 Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막을 형성하는 단계, 및 상기 Ti-Si-N 박막 상에 상부 전극을 형성하는 단계를 포함한다.
또한, 하부 전극을 형성하는 단계, 상기 하부 전극 상에 Ti를 다량 포함하는 티타늄실리사이드박막을 형성하는 단계, 상기 티타늄실리사이드박막을 질화시켜, Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막을 형성하는 단계, 및 상기 Ti-Si-N 박막 상에 상부 전극을 형성하는 단계를 포함한다.
또한, 본 발명은 하부 전극, 상기 하부 전극 상의 Ta 및 N이 Si 보다 많이 포함된 Ta-Si-N 박막, 및 상기 Ta-Si-N 박막 상의 상부 전극을 포함한다.
또한, 본 발명은 하부 전극을 형성하는 단계, 상기 하부 전극 상에 Ta 및 N이 Si 보다 많이 포함된 Ta-Si-N 박막을 형성하는 단계, 및 상기 Ta-Si-N 박막 상에 상부 전극을 형성하는 단계를 포함한다.
또한, 하부 전극을 형성하는 단계, 상기 하부 전극 상에 Ta를 다량 포함하는 탄탈륨실리사이드박막을 형성하는 단계, 상기 Ta를 다량 포함하는 탄탈륨실리사이드박막을 질화시켜, Ta 및 N이 Si 보다 많이 포함된 Ta-Si-N 박막을 형성하는 단계, 및 상기 Ta-Si-N 박막 상에 상부 전극을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
(제1실시예)
도 6은 본 발명의 제1실시예에 따른 반도체소자의 게이트스택 구조를 도시한 단면도이다.
도 6을 참조하면, 반도체 기판(21)의 소정 영역 상에 게이트 절연막(22), 게이트 폴리실리콘막(23A), Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막(24B), 게이트 텅스텐막(26A) 및 게이트 하드마스크(27A)의 순서로 형성된 게이트스택(G)이 형 성된다.
상술한 바와 같이, Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막(24B)을 게이트 폴리실리콘막(23A)에 도핑된 도펀트의 확산베리어막으로 사용하므로서, 게이트 텅스텐막(26A)의 비저항 및 게이트 텅스텐막(26A)과 게이트 폴리실리콘막(23A)의 콘택 저항이 매우 작으면서도, 게이트 폴리실리콘막(23A)에 도핑된 도펀트인 보론의 외확산을 효과적으로 억제할 수 있다.
이하, 상기한 게이트스택(G)을 제조하는 방법을 알아보기로 한다.
도 7a 내지 도 7e는 제1실시예에 따른 반도체소자의 게이트스택 제조 방법을 도시한 단면도이다.
도 7a에 도시된 바와 같이, 소자 분리(Isolation) 및 각종 이온 주입 공정(implant)이 진행된 반도체 기판(21) 상에 게이트 절연막(Gate oxide, 22)을 형성한다. 게이트 절연막(22)은 열산화(Thermal oxidation), 건식 산화(dry oxidation) 또는 습식 산화(wet oxidation)를 이용하여 형성한다.
계속해서, 게이트 절연막(22) 상에 게이트 전도막으로 보론이 도핑된 폴리실리콘막(23)을 형성한다. 한편, 도핑된 폴리실리콘막(23) 뿐만 아니라, Poly-Si(1-x)-Gex(x=0.01～1.00)을 사용할 수 있으며, Ni, Cr. Co, Ti, W, Ta, Hf, Zr, Pt 등이 포함된 실리사이드막(Silicide)을 사용할 수 있다.
도 7b에 도시된 바와 같이, 도핑된 폴리실리콘막(23) 상에 Ti를 다량 함유한 티타늄실리사이드막(TiSix (x=0.01～0.4), 24)을 증착한다. 티타늄실리사이드막(24) 은 20～100Å의 두께를 가지며, 물리기상증착(Physical Vapor Deposition; PVD), 화학기상증착(Chemical Vapor Deposition; CVD) 및 원자층증착(Atomic Layer Deposition; ALD) 중에서 선택된 방법으로 형성한다.
도 7c에 도시된 바와 같이, 티타늄실리사이드막(24) 상에 반응성 스퍼터링(Reactive sputtering) 방식의 PVD 방법으로 텅스텐질화막(25)을 형성한다.
이 때, 텅스텐질화막(25)을 형성하면서 텅스텐질화막(25) 내부의 질소(Nitride)들이 티타늄실리사이드막(24) 내부로 침투하여 Ti 및 N을 다량 함유한 Ti-Si-N 박막(24A)을 형성한다. Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막(24A)은 혼합 조성비의 비율을 100%로 하였을 때, Ti≥40%. N≥35%, Si≤25% 의 비율을 갖는다.
한편, Ti-Si-N(24A)을 형성하는 방법으로 반응성 스퍼터링 뿐만 아니라, N을 포함한 기체 분위기에서 플라즈마(Plasma) 또는 어닐 처리(Anneal)하여 형성할 수도 있다.
또한, 도핑된 폴리실리콘막(23) 상에 직접 Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막(24A)을 증착할 수도 있는데, 이 때는 폴리실리콘막(23)의 질화(Nitridation)를 방지할 목적으로 매우 얇은(20～50Å) 두께의 Ti막(도시하지 않음)을 폴리실리콘막(23) 상부에 삽입할 수 있다.
이와 같이, Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막(24A)을 폴리실리콘막(23)의 도펀트 확산베리어막(Diffusion Barrier layer)으로 적용하여 폴리실리콘막(23) 내에 도핑된 보론의 외확산을 효과적으로 방지할 수 있다. 자세한 원리는 도 10b를 함께 참조하도록 한다.
도 7d에 도시된 바와 같이, Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막(24A) 상에 게이트 전도막용 텅스텐막(26)과 게이트 하드마스크용 질화막(27)을 차례로 증착한다.
도 7e에 도시된 바와 같이, 게이트 하드마스크용 질화막(27) 상에 포토레지스트 패턴(도시하지 않음)을 형성하고, 게이트 하드마스크용 질화막(27)을 패터닝한 후 스트립(Strip)한다.
패터닝된 게이트 하드마스크용 질화막(27)은 게이트 하드마스크(27A)가 되고, 게이트 하드마스크(27A)를 식각 베리어로, 텅스텐질화막(26), 텅스텐막(25), Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막(24A) 및 폴리실리콘막(23)을 차례로 식각하여 게이트 절연막(22), 게이트 폴리실리콘막(23A), Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막(24B), 텅스텐질화막(25A), 게이트 텅스텐막(26A) 및 게이트 하드마스크(26A)가 적층된 게이트스택(G)을 형성한다.
상술한 바와 같이, Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막을 확산베리어막으로 사용하므로서, 게이트 폴리실리콘막에 도핑된 보론의 외확산을 효과적으로 방지할 수 있으며, 텅스텐/폴리실리콘 간의 콘택 저항도 감소시킬 수 있다.
또한, Ti-Si-N 박막 내에 소량의 Ti-Si와 Si-N도 포함되어 있으므로, 텅스텐막의 비저항도 감소시킬 수 있다. 즉, Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막은 낮은 비저항, 낮은 콘택 저항 및 낮은 PDE를 동시에 모두 만족시킬 수 있다.
(제2실시예)
도 8은 본 발명의 제2실시예에 따른 반도체소자의 게이트스택 구조를 도시한 단면도이다.
도 8에 도시된 바와 같이, 소자분리 및 각종 이온 주입 공정이 진행된 반도체 기판(31) 상에 게이트 절연막(32), 게이트 폴리실리콘막(33), Ta 및 N이 Si 보다 많이 포함된 Ta-Si-N 박막(34), 텅스텐질화막(도시하지 않음), 게이트 텅스텐막(35) 및 게이트 하드마스크(36)가 차례로 적층된 게이트스택(G)이 형성된다. 게이트스택(G) 형성 공정은 제1실시예와 동일하므로, 자세한 공정 설명 생략하도록 한다.
Ta 및 N이 Si 보다 많이 포함된 Ta-Si-N 박막(34)은 게이트 폴리실리콘막(33)에 도핑된 보론의 외확산을 방지하기 위한 확산베리어막으로 사용하는데, 혼합 조성비의 비율을 100%로 하였을 때, Ta≥40%. N≥35%, Si≤25% 의 비율을 갖는다.
상술한 바와 같이, Ta 및 N이 Si 보다 많이 포함된 Ta-Si-N 박막(34)은 제1실시예에서 설명한 Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막(24B)과 유사한 도펀트 확산베리어 효과를 얻을 수 있다. 즉, 텅스텐-폴리실리콘막 간의 콘택 저항도 감소시킬 수 있으며, 후속 증착되는 게이트 텅스텐막(35)의 비저항도 감소시킬 수 있다. Ta 및 N이 Si 보다 많이 포함된 Ta-Si-N 박막(34)의 자세한 특성은 도 10c를 함께 참조하도록 한다.
(제3실시예)
도 9는 본 발명의 제3실시예에 따른 반도체소자의 게이트스택 구조를 도시한 단면도이다.
도 9에 도시된 바와 같이, 소자분리 및 각종 이온 주입 공정이 진행된 반도체 기판(41) 상에 게이트 절연막(42), 게이트 폴리실리콘막(43), Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막(44), 텅스텐질화막(도시하지 않음), 게이트 텅스텐막(45) 및 게이트 하드마스크(46)가 차례로 적층된 게이트스택(G)이 형성된다. 여기서, Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막(44), 텅스텐질화막, 게이트 텅스텐막(45) 및 게이트 하드마스크(46)의 양측벽에는 캡핑막(47)이 형성되어 있다. 게이트스택(G)을 형성하는 방법은 다음과 같다.
먼저, 반도체 기판(41) 상에 게이트 절연막(42), 폴리실리콘막, Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막(44)을 차례로 증착한다. 계속해서, Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막(44) 상에 텅스텐막 및 게이트 하드마스크(46)로 사용될 질화막을 증착한 후, 질화막의 소정 영역 상에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 사용하여 질화막을 패터닝한 후, 스트립한다.
이후, 식각된 질화막 즉 게이트 하드마스크(46)를 사용하여 텅스텐막, 텅스텐질화막 및 Ti 및 N이 Si 보다 많이 포함된 Ti-Si-N 박막을 1차 부분 식각(Partial etch)한 후, 반도체 기판(41) 및 1차 부분 식각된 게이트스택(G)의 표면을 따라 게이트스택(G)의 측벽을 보호하기 위한 캡핑막(47)으로 질화막을 증착한다. 그리고 나서, 남아있는 폴리실리콘막을 완전히 식각하여 게이트스택(G)이 형성 된다.
위와 같이, 게이트스택(G)을 형성할 때, 한 번에 패터닝하지 않고 부분 식각한 후, 즉 텅스텐막의 양측벽이 질화막으로 캡핑되어 있는 상태에서 나머지 폴리실리콘막을 식각하기 때문에, 텅스텐막과 Ti-Si-N 박막의 비정상 식각(Abnormal etch)을 방지할 수 있으며, 특히 후속 게이트 재산화 공정시 확산베리어인 Ti-Si-N 박막이 산화되는 것을 방지할 수 있는 효과가 있다.
도 10a 내지 도 10c는 본 발명의 각 실시예를 부연 설명하기 위한 도면으로, 도 10a와 도 10b는 각각 1000K(약 726.85℃)에서의 삼원계 다이어그램을 나타낸 것이다.
도 10a를 참조하면, W-Si-N 삼원계(Ternary phase) 다이어그램을 나타낸 것으로, WSi2-Si3N4의 3가지 상태의 혼합(Solid solution) 구조로 존재한다.
즉, 보론의 외확산을 억제하기 위해서는 실리콘 또는 질소의 양을 증가시켜야 하는데, 이 경우 실리콘질화막(Si3N4)의 양이 증가하여 텅스텐-폴리실리콘막 간의 콘택 저항이 증가한다.
도 10b를 참조하면, Ti-Si-N 삼원계(Ternary phase) 다이어그램을 나타낸 것으로, TiN-TiSi2-Si3N4의 3 가지 상태의 혼합(Solid solution) 구조로 존재한다. 즉, 티나늄과 질소를 모두 증가시킬 경우, 상대적으로 티타늄질화막(TiN)이 가장 많아지기 때문에, 보론의 외확산 억제 및 텅스텐-폴리실리콘막 간의 콘택 저항이 감소한다. 또한, 티타늄실리사이드(TiSi2)도 존재하므로 상부 텅스텐막의 비저 항(Rs)도 감소시키는 효과가 있다.
도 10c를 참조하면, Ta-Si-N 삼원계(Ternary phase) 다이어그램을 나타낸 것으로, TaN-TaSi2-Si3N4의 3가지 상태의 혼합(Solid solution) 구조로 존재한다. 이는 Ti-Si-N과 비슷한 효과를 얻을 수 있으므로, 텅스텐막의 비저항을 감소시키면서, 텅스텐-폴리실리콘 간의 콘택 저항도 감소시킬 수 있다.
상술한 바와 같이, Ti-Si-N은 열적안정상인 티타늄-실리콘(Ti-Si), 실리콘-질소(Si-N), 티타늄-질소(Ti-N)가 모두 존재할 수 있는 혼합상태(mixture phase)이기 때문에 티타늄과 질소의 양은 많고, 실리콘의 양은 적도록 Ti-Si-N막을 형성할 경우, Ti-N >> Ti-Si, Si-N이 되어 보론 침투 감소와 텅스텐/폴리실리콘 간의 콘택 저항(Rc) 감소가 가능하다.
또한, 그 양은 매우 적지만, 티타늄-실리콘(Ti-Si)과 실리콘-질소(Si-N)도 포함되어 있기 때문에, 확산베리어막 상부이 비저항 15～20μΩ-cm 수준의 텅스텐막이 형성될 수 있는 장점이 있다.
Ta-Si-N의 경우에도, 탄탈륨-실리콘(Ta-Si), 실리콘-질소(Si-N), 탄탈륨-질소(Ta-N)의 3가지 상태가 모두 존재하며, 각각의 열적안정성이 매우 뛰어나므로 Ti-Si-N과 유사한 물성을 가지고 있으므로, 유사한 작용 효과를 얻을 수 있다.
본 발명은 DRAM 소자 이외에 플래쉬 메모리 소자(Flash Memory Device)의 컨 트롤 게이트 및 각종 로직 소자(Logic Device)의 게이트 전극에도 적용이 가능하며, 게이트 전극 이외에 각종 금속 배선(예컨대, 비트라인, 금속배선 및 캐패시터)에 적용이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 Ti 및 N이 Si보다 많이 포함된 Ti-Si-N 박막을 텅스텐-폴리실리콘 게이트 전극의 확산베리어막으로 적용하여, 종래의 W/WN/Poly-Si 및 W/WN/WSix/Poly-Si 등과 거의 비슷한 수준의 매우 낮은 비저항 특성을 얻을 수 있기 때문에 게이트 전극의 높이를 낮출 수 있어 공정 집적도를 증가시킬 수 있는 효과가 있다.
또한, 보론 침투 및 외확산을 억제하여 p+ 폴리 공핍 효과(PDE)는 감소하면서, PMOSFET 동작 전류 증가 효과를 얻을 수 있으며, 텅스텐-폴리실리콘 간의 콘택 저항도 감소시킬 수 있으므로, 고속 동작 소자 제작이 가능한 효과가 있다.
Claims (34)
- 하부 전극;상기 하부전극 상에 형성되는 Ti-Si-N 박막; 및상기 Ti-Si-N 박막 상의 상부 전극을 포함하고,상기 Ti-Si-N 박막은,혼합물의 조성비가 100% 일 때, 상기 Ti≥40%, 상기 N≥35%, 상기 Si≤25% 인 반도체소자의 게이트스택.
- 삭제
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 하부 전극은,보론이 도핑된 P+ 폴리실리콘막, Poly-Si(1-x)-Gex(x=0.01～1.00), Ni, Cr. Co, Ti, W, Ta, Hf, Zr, Pt 등이 포함된 실리사이드막(Silicide)으로 이루어진 그룹에서 선택된 어느 한 물질로 형성된 반도체소자의 게이트스택.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 상부 전극은,텅스텐막인 반도체소자의 게이트스택.
- 하부 전극을 형성하는 단계;상기 하부 전극 상에 Ti-Si-N 박막을 형성하는 단계; 및상기 Ti-Si-N 박막 상에 상부 전극을 형성하는 단계를 포함하고,상기 Ti-Si-N 박막은,혼합물의 조성비가 100% 일 때, 상기 Ti≥40%, 상기 N≥35%, 상기 Si≤25% 인반도체소자의 게이트스택 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제5항에 있어서,상기 Ti-Si-N 박막을 형성하는 단계는,상기 Ti-Si-N 박막 상에 Ti막을 형성하는 단계를 더 포함하는 반도체소자의 게이트스택 제조 방법.
- 삭제
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제5항에 있어서,상기 하부 전극은,보론이 도핑된 P+ 폴리실리콘막, Poly-Si(1-x)-Gex(x=0.01～1.00), Ni, Cr. Co, Ti, W, Ta, Hf, Zr, Pt 등이 포함된 실리사이드막(Silicide)으로 이루어진 그룹에서 선택된 어느 한 물질로 형성된 반도체소자의 게이트스택 제조 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제5항에 있어서,상기 상부 전극은,텅스텐막으로 형성하는 반도체소자의 게이트스택 제조 방법.
- 하부 전극을 형성하는 단계;상기 하부 전극 상에 Ti를 포함하는 티타늄실리사이드박막을 형성하는 단계;상기 티타늄실리사이드박막을 질화시켜, Ti-Si-N 박막을 형성하는 단계; 및상기 Ti-Si-N 박막 상에 상부 전극을 형성하는 단계를 포함하고,상기 Ti-Si-N 박막은,혼합물의 조성비가 100% 일 때, 상기 Ti≥40%, 상기 N≥35%, 상기 Si≤25% 인반도체소자의 게이트스택 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제10항에 있어서,상기 Ti-Si-N 박막을 형성하는 단계는,상기 하부 전극 상에 Ti를 함유한 티타늄실리사이드박막을 형성하는 단계; 및상기 Ti를 함유한 티타늄실리사이드박막 상에 텅스텐질화막을 형성하면서, 상기 텅스텐질화막 내부의 질소들이 상기 Ti를 함유한 티타늄실리사이드박막과 결합하여 상기 Ti-Si-N 박막을 형성하는 단계를 더 포함하는 반도체소자의 게이트스택 제조 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제11항에 있어서,상기 Ti-Si-N 박막은,상기 Ti를 함유한 티타늄실리사이드박막을 질소(N)를 포함한 기체 분위기에서 플라즈마 처리 또는 어닐 처리를 진행하여 형성하는 반도체소자의 게이트스택 제조 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제11항에 있어서,상기 Ti를 함유한 티타늄실리사이드박막은,CVD, PVD 및 ALD 중에서 선택된 방법을 사용하여 20～100Å 두께로 형성된 반도체소자의 게이트스택 제조 방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제11항에 있어서,상기 텅스텐질화막은,반응성 스퍼터링 방식의 PVD로 형성된 반도체소자의 게이트스택 제조 방법.
- 삭제
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제10항에 있어서,상기 하부 전극은,보론이 도핑된 P+ 폴리실리콘막, Poly-Si(1-x)-Gex(x=0.01～1.00), Ni, Cr. Co, Ti, W, Ta, Hf, Zr, Pt 등이 포함된 실리사이드막(Silicide)으로 이루어진 그룹에서 선택된 어느 한 물질로 형성된 반도체소자의 게이트스택 제조 방법.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제10항에 있어서,상기 상부 전극은,텅스텐막으로 형성하는 반도체소자의 게이트스택 제조 방법.
- 하부 전극;상기 하부 전극 상의 Ta-Si-N 박막; 및상기 Ta-Si-N 박막 상의 상부 전극을 포함하고,상기 Ta-Si-N 박막은,혼합물의 조성비가 100% 일 때, 상기 Ta≥40%, 상기 N≥35%, 상기 Si≤25% 인 반도체소자의 게이트스택.
- 삭제
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제18항에 있어서,상기 하부 전극은,보론이 도핑된 P+ 폴리실리콘막, Poly-Si(1-x)-Gex(x=0.01～1.00), Ni, Cr. Co, Ti, W, Ta, Hf, Zr, Pt 등이 포함된 실리사이드막(Silicide)으로 이루어진 그룹에서 선택된 어느 한 물질로 형성된 반도체소자의 게이트스택.
- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제18항에 있어서,상기 상부 전극은,텅스텐막인 반도체소자의 게이트스택.
- 하부 전극을 형성하는 단계;상기 하부 전극 상에 Ta-Si-N 박막을 형성하는 단계; 및상기 Ta-Si-N 박막 상에 상부 전극을 형성하는 단계를 포함하고,상기 Ta-Si-N 박막은,혼합물의 조성비가 100% 일 때, 상기 Ta≥40%, 상기 N≥35%, 상기 Si≤25% 인반도체소자의 게이트스택 제조 방법.
- 청구항 23은(는) 설정등록료 납부시 포기되었습니다.제22항에 있어서,상기 Ta-Si-N 박막을 형성하는 단계는,상기 Ta-Si-N 박막 상에 Ti막을 형성하는 단계를 더 포함하는 반도체소자의 게이트스택 제조 방법.
- 삭제
- 청구항 25은(는) 설정등록료 납부시 포기되었습니다.제22항에 있어서,상기 하부 전극은,보론이 도핑된 P+ 폴리실리콘막, Poly-Si(1-x)-Gex(x=0.01～1.00), Ni, Cr. Co, Ti, W, Ta, Hf, Zr, Pt 등이 포함된 실리사이드막(Silicide)으로 이루어진 그룹에서 선택된 어느 한 물질로 형성된 반도체소자의 게이트스택 제조 방법.
- 청구항 26은(는) 설정등록료 납부시 포기되었습니다.제22항에 있어서,상기 상부 전극은,텅스텐막으로 형성하는 반도체소자의 게이트스택 제조 방법.
- 하부 전극을 형성하는 단계;상기 하부 전극 상에 Ta를 포함하는 탄탈륨실리사이드박막을 형성하는 단계;상기 Ta를 포함하는 탄탈륨실리사이드박막을 질화시켜, Ta-Si-N 박막을 형성하는 단계; 및상기 Ta-Si-N 박막 상에 상부 전극을 형성하는 단계를 포함하고,상기 Ta-Si-N 박막은,혼합물의 조성비가 100% 일 때, 상기 Ta≥40%, 상기 N≥35%, 상기 Si≤25% 인반도체소자의 게이트스택 제조 방법.
- 청구항 28은(는) 설정등록료 납부시 포기되었습니다.제27항에 있어서,상기 Ta-Si-N 박막을 형성하는 단계는,상기 하부 전극 상에 Ta를 함유한 탄탈륨실리사이드박막을 형성하는 단계; 및상기 Ta를 함유한 탄탈륨실리사이드박막 상에 텅스텐질화막을 형성하면서, 상기 텅스텐질화막 내부의 질소들이 상기 Ta를 함유한 탄탈륨실리사이드박막과 결합하여 상기 Ta-Si-N 박막을 형성하는 단계를 더 포함하는 반도체소자의 게이트스택 제조 방법.
- 청구항 29은(는) 설정등록료 납부시 포기되었습니다.제28항에 있어서,상기 Ta-Si-N 박막은,상기 Ta를 함유한 탄탈륨실리사이드박막을 질소(N)를 포함한 기체 분위기에서 플라즈마 처리 또는 어닐 처리를 진행하여 형성하는 반도체소자의 게이트스택 제조 방법.
- 청구항 30은(는) 설정등록료 납부시 포기되었습니다.제28항에 있어서,상기 Ta를 함유한 탄탈륨실리사이드박막은,CVD, PVD 및 ALD 중에서 선택된 방법을 사용하여 20～100Å 두께로 형성된 반도체소자의 게이트스택 제조 방법.
- 청구항 31은(는) 설정등록료 납부시 포기되었습니다.제28항에 있어서,상기 텅스텐질화막은,반응성 스퍼터링 방식의 PVD로 형성된 반도체소자의 게이트스택 제조 방법.
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- 청구항 33은(는) 설정등록료 납부시 포기되었습니다.제27항에 있어서,상기 하부 전극은,보론이 도핑된 P+ 폴리실리콘막, Poly-Si(1-x)-Gex(x=0.01～1.00), Ni, Cr. Co, Ti, W, Ta, Hf, Zr, Pt 등이 포함된 실리사이드막(Silicide)으로 이루어진 그룹에서 선택된 어느 한 물질로 형성된 반도체소자의 게이트스택 제조 방법.
- 청구항 34은(는) 설정등록료 납부시 포기되었습니다.제27항에 있어서,상기 상부 전극은,텅스텐막으로 형성하는 반도체소자의 게이트스택 제조 방법.
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