KR20070106299A - 텅스텐을 포함하는 게이트스택의 제조 방법 - Google Patents

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Abstract

본 발명은 기생 캐패시턴스 생성을 방지하기 위한 확산배리어 물질로서 WN/Ti 물질을 사용하는 텅스텐폴리메탈게이트 공정시 상부 텅스텐물질의 시트저항값을 작게 하면서 동시에 게이트의 전극의 콘택저항값의 증가를 효과적으로 억제할 수 있는 반도체소자의 게이트스택의 제조 방법을 제공하기 위한 것으로, 본 발명의 게이트스택 제조 방법은 W/WN 형성전에 티타늄실리사이드를 미리 형성(티타늄 증착 및 산화방지막 형성후에 어닐을 통해 형성, 티타늄 증착 및 후속 어닐을 인시튜로 진행하여 형성, 텅스텐을 포함하는 게이트스택 공정시 콘택저항을 최소화하기 위하여 WN/TiSix 확산배리어를 사용하는 경우에, W/WN을 증착하기 이전에 하부에 TiSix 또는 TiWSix를 먼저 형성하므로서 효과적으로 상부 W의 시트저항을 낮출 수 있어 고속의 소자 동작이 가능하게 된다.
게이트스택, 텅스텐, 티타늄실리사이드, 시트저항, 콘택저항

Description

텅스텐을 포함하는 게이트스택의 제조 방법{METHOD OF MANUFACTURING GATE STACK WITH TUNGSTEN}
도 1은 종래기술에 따른 확산배리어 종류에 따른 콘택저항(Rc)을 비교한 도면,
도 2는 종래기술에 따른 확산배리어의 종류에 따른 텅스텐 증착후의 시트저항값을 비교한 도면,
도 3은 종래기술에 따른 비정질실리콘을 삽입한 경우의 텅스텐비저항을 측정한 실험결과 도면,
도 4는 본 발명의 제1실시예에 따른 게이트스택의 형성 방법을 도시한 도면,
도 5는 본 발명의 제2실시예에 따른 게이트스택의 형성 방법을 도시한 도면,
도 6은 본 발명의 제3실시예에 따른 게이트스택의 형성 방법을 도시한 도면,
도 7은 본 발명의 제4실시예에 따른 게이트스택의 형성 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 폴리실리콘막 22 : 티타늄막
23 : 티타늄질화막 24 : 티타늄실리사이드막
25 : W/WN
100 : 게이트스택
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 콘택저항과 시트저항을 줄이는 텅스텐을 포함하는 게이트스택의 제조 방법에 관한 것이다.
반도체 메모리소자 소자 공정시 게이트메탈층의 RC 지연(Reistance Capacitor Delay)의 영향에 의하여 유발되는 신호지연 현상때문에 최근 고속 동작속도를 요구하는 메모리소자 공정시 새로운 게이트메탈 물질과 구조가 요구되고 있다. 이러한 RC 지연 영향을 줄이기 위하여 사용할 수 있는 여러가지 게이트메탈 물질 중 텅스텐실리사이드/폴리실리콘의 적층구조가 주류를 이루고 있다.
그러나, 메모리소자 패턴의 피치 사이즈가 감소함에 따라 텅스텐실리사이드/폴리실리콘 게이트가 유발하는 RC 지연또한 증가하여 100nm 이하의 하프피치 사이즈를 요구하는 메모리소자 공정시 기존 텅스텐실리사이드 물질보다 좋은 성능을 가진 물질이 요구되고 있는 실정이다.
그 대안으로 텅스텐/텅스텐질화막/폴리실리콘(이하, W/WN/poly-si) 게이트 구조와 같은 폴리 메탈 구조가 제시되고 있는데, 텅스텐은 텅스텐실리사이드에 비하여 비저항값이 1/8 정도밖에 안되어 차세대 고속 메모리소자에 사용될 수 있는 좋은 장점이 있다.
그리고, W/WN/poly-si 게이트 구조는 텅스텐(W)이 폴리실리콘과 직접 맞닿을 경우 후속 열공정시 텅스텐과 하부의 실리콘물질의 반응으로 인하여 텅스텐실리사이드(WSix) 박막이 형성되는 것을 방지하기 위하여 하부 실리콘의 상부 텅스텐쪽으로의 내확산(Inter diffusion)을 방지하기 위한 배리어로서 텅스텐질화막(WN)을 삽입하는 방법을 이용하고 있다.
그러나, 이 경우 텅스텐실리사이드 박막 형성을 효과적으로 차단할 수는 있으나 열공정시 텅스텐질화막(WN) 내부의 질소가 쉽게 분해되어 하부의 실리콘과 반응을 하여 SiN 유전층이 형성되는 단점이 발생하게 된다. 이렇게 형성된 유전층은 MOS 구조에서 필요없는 기생 캐패시터 역할을 하기 때문에 고속 동작을 요구하는 고주파 영역에서 MOS 캐패시턴스가 증가하여 트랜지스터 동작시 온전류(On current)가 감소하게 되어 소자 특성을 저하시키게 되는 단점을 유발한다.
이러한 W/WN/poly-si 게이트 공정시 폴리실리콘 계면 상에 발생하는 SiN 유전층 형성을 억제시키기 위한 방법으로 Ti 또는 TiN 물질을 확산배리어로 사용하는 방법이 있다.
W/WN/TiN/폴리실리콘 또는 W/TiN/폴리실리콘의 경우가 있으며, 이때 삽입된 TiN은 WN과 달리 후속 열공정시 질소가 쉽게 분해가 되지 않기 때문에 하부 폴리실 리콘의 실리콘과 반응이 상대적으로 억제가 된다.
W/WN/Ti/폴리실리콘의 경우, 후속 열공정시 Ti는 폴리실리콘과 반응하여 TiSix로 변하게 되는데 이 또한 확산배리어 역할을 하여 Si-N 형성을 억제하게 된다. Ti 삽입의 경우 TiSix의 비저항값(18∼25μΩcm)이 TiN의 비저항값(∼100μΩcm)에 비하여 상대적으로 작기 때문에 콘택저항 측면에서 더 유리하다.
도 1은 종래기술에 따른 확산배리어 종류에 따른 콘택저항(Rc)을 비교한 도면이다.
도 1에서와 같이 WN/Ti를 확산배리어로 사용할 경우 가장 작은 콘택저항값을 얻을 수 있다. 여기서, 추가로 사용된 WN 배리어는 비정질 상태로 증착되었기 때문에 후속 열공정시 내부의 질소가 모두 분해가 되어 WN 삽입에 따른 콘택저항 증가 효과는 없다.
그러나, Ti를 삽입할 경우 콘택저항값이 감소하는 좋은 효과를 얻을 수가 있지만, 시트저항(Rs) 값이 증가되는 단점 또한 동시에 발생하게 된다.
Ti 또는 TiN 물질 상부에 증착되는 텅스텐(W)의 경우, 그레인사이즈가 폴리실리콘 상부에 증착할 때 대비 작기 때문에 게이트의 시트저항값이 증가하게 된다.
도 2는 종래기술에 따른 확산배리어의 종류에 따른 텅스텐 증착후의 시트저항값을 비교한 도면이다.
도 2에서 보듯이, WN/Ti, WN/TiN, WN/Ti/TiN 상부에 증착되는 텅스텐의 시트저항이 WN 상부에 증착되는 텅스텐에 비해 2배 정도 증가함을 알 수 있다.
게이트 즉, 워드라인의 경우 시트저항값은 게이트 피치(pitch) 값이 감소함 에 따라 증가하기 때문에 향후 100nm 이하의 고집적 소자에 적용할 경우 증가된 시트저항의 효과가 작아진 콘택저항 효과를 상쇄시킬 경우 Ti 또는 TiN을 사용하여 오히려 RC 지연을 증가시킬 수가 있게 되는 문제점이 발생한다.
이러한 문제를 해결하기 위하여 최근에 발표된 문헌(IEEE Electron Devices, Vol49, 295, 2002)를 살펴보면, TiN과 상부 텅스텐 사이에 비정질실리콘물질을 삽입하는 방법이 소개된 바 있다.
도 3은 종래기술에 따른 비정질실리콘을 삽입한 경우의 텅스텐비저항을 측정한 실험결과 도면으로서, 가로축은 RTA 온도이고, 세로축은 텅스텐비저항이다.
도 3에서 보듯이 비정질실리콘을 삽입한 W/a-Si/TiN/Si 구조의 경우가 W/TiN/Si 구조에 비하여 텅스텐의 비저항이 낮음을 알 수 있다.
그러나, 이 경우, 전도체로 이루어져야 하는 MOS의 메탈구조에 부도체인 비정질실리콘을 삽입한 경우로서 상부에 증착되는 텅스텐의 시트저항값은 개선할 수가 있는 반면에 게이트의 전극의 콘택저항값은 비정질실리콘을 삽입하지 않은 경우에 비해서 크게 증가하게 되는 문제가 발생하게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 기생 캐패시턴스 생성을 방지하기 위한 확산배리어 물질로서 WN/Ti 물질을 사용하는 텅스텐폴리메탈게이트 공정시 상부 텅스텐물질의 시트저항값을 작게 하면서 동시에 게이트의 전극의 콘택저항값의 증가를 효과적으로 억제할 수 있는 반도체소자의 게 이트스택의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 게이트스택 제조 방법은 폴리실리콘막 상에 티타늄실리사이드막을 형성하는 단계, 및 상기 티타늄실리사이드막 상에 텅스텐질화막과 텅스텐막을 차례로 적층하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 티타늄실리사이드막을 형성하는 단계는 상기 폴리실리콘막 상에 티타늄막을 증착하는 단계, 상기 티타늄막 상에 산화방지막을 형성하는 단계, 및 어닐을 진행하여 상기 폴리실리콘막과 산화방지막 사이에 상기 티타늄실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 산화방지막은 티타늄질화막으로 형성하며, 상기 티타늄실리사이드막 형성후에 세정을 통해 상기 티타늄질화막을 제거하는 것을 특징으로 한다.
바람직하게, 상기 티타늄실리사이드막을 형성하는 단계는 상기 폴리실리콘막 상에 티타늄막을 증착하는 단계, 및 상기 티타늄막이 상기 티타늄실리사이드막으로 형성되도록 급속열처리를 진행하는 단계를 포함하되, 상기 티타늄 증착, 급속열처리 및 텅스텐질화막과 텅스텐막의 증착을 인시튜로 진행하는 것을 특징으로 한다.
바람직하게, 상기 티타늄실리사이드막을 형성하는 단계는 상기 폴리실리콘막 상에 실리콘이 과량 함유된 TiSix를 증착하는 단계, 및 상기 실리콘이 과량 함유된 TiSix이 TiSi2으로 형성되도록 어닐을 진행하는 단계를 포함하는 것을 특징으로 하 며, 상기 실리콘이 과량 함유된 TiSix는 PVD 또는 CVD 방법으로 증착하는 것을 특징으로 한다.
또한, 본 발명의 게이트스택 제조 방법은 폴리실리콘막 상에 티타늄막을 형성하는 단계, 상기 티타늄막 상에 제1텅스텐막을 형성하는 단계, 상기 티타늄막이 티타늄실리사이드막으로 형성되도록 제1어닐을 진행하는 단계, 상기 티타늄실리사이드막이 텅스텐이 함유된 티타늄실리사이드막으로 형성되도록 하면서 동시에 상기 제1텅스텐막이 텅스텐실리사이드막으로 형성되도록 하는 제2어닐을 진행하는 단계, 및 상기 텅스텐실리사이드막 상에 텅스텐질화막과 제2텅스텐막을 차례로 적층하는 단계를 포함하는 것을 특징으로 하며, 상기 제1어닐은 적어도 550℃ 이하의 낮은 온도에서 진행하는 것을 특징으로 하고, 상기 제2어닐은 적어도 650℃보다 높은 온도에서 진행하는 것을 특징으로 하는 반도체소자의 게이트스택 제조 방법.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예들은 WN/Ti를 확산배리어로 사용하여 콘택저항값을 낮추면서도 텅스텐의 시트저항을 줄일 수 있는 게이트스택 형성 방법이다.
이하, 도 4 및 도 5는 티타늄, 텅스텐 증착 및 후속 열공정이 인시튜로 되지 못한 경우이고, 도 6은 티타늄, 텅스텐 증착 및 후속 열공정이 인시튜로 진행된 경우이다. 그리고, 도 7은 티타늄실리사이드 자체를 직접 PVD나 CVD 방식으로 증착하는 경우이다.
도 4는 본 발명의 제1실시예에 따른 게이트스택의 형성 방법을 도시한 도면이다.
도 4에 도시된 바와 같이, 폴리실리콘막(Poly Si, 21) 상부에 티타늄(Ti, 22)과 티타늄질화막(TiN, 23)을 차례로 증착한다. 여기서, 티타늄질화막(23)은 티타늄(22)이 외부에 노출되어 쉽게 산화되는 것(특히 후속 텅스텐 증착을 위해 외부에 노출될 경우)을 방지하기 위한 산화방지막 역할을 하며, 티타늄질화막(23)은 막내에 질소가 함유되어 있으므로, 산화가 쉽게 일어나지 않는다.
후속 어닐을 진행하여 폴리실리콘막(21)의 실리콘과 티타늄(22)을 반응시켜 티타늄질화막(23)과 폴리실리콘막(21)의 사이에 티타늄실리사이드(TiSi2, 24)를 형성한다.
상기 후속 어닐 공정시에 티타늄질화막(23)의 표면에 티타늄산화막(TiO2, 25)이 생성되는 것을 피할 수 없다.
따라서, 티타늄산화막(25)을 제거하기 위해 세정(Cleaning) 공정을 진행하는데, 이때 티타늄실리사이드(24) 상부의 티타늄질화막(23)도 세정공정을 통해 제거해준다.
이에 따라 폴리실리콘막(21) 상에는 티타늄실리사이드(24)만 잔류하게 된다.
다음으로, 티타늄실리사이드(24) 상에 텅스텐질화막(WN)과 텅스텐막(W)을 차례로 증착하여 W/WN(25)을 형성한다.
결국, 최종적인 게이트스택(100)은 폴리실리콘막(21), 티타늄실리사이드(24), W/WN(25)의 순서로 적층된 구조가 된다.
도 5는 본 발명의 제2실시예에 따른 게이트스택의 형성 방법을 도시한 도면이다.
도 5에 도시된 바와 같이, 폴리실리콘막(Poly Si, 31) 상부에 티타늄막(Ti, 32)과 제1텅스텐막(W, 33)을 차례로 증착한다. 이때, 제1텅스텐막(33)은 티타늄막(32)의 산화방지막 역할을 한다.
이어서, 후속 어닐을 진행하여 티타늄막(32)과 폴리실리콘막(31)의 실리콘의 반응을 유도하여 티타늄막(32)을 티타늄실리사이드(TiSi2, 34)로 바꾼다. 이때, 후속 어닐은 낮은 온도의 열공정(적어도 550℃ 이하의 낮은 온도)이다. 이처럼, 낮은 온도에서 어닐을 진행하면, 제1텅스텐막(33)의 구조 변화가 없다.
이어서, 높은 온도의 어닐(적어도 650℃보다 높은 온도)을 진행한다. 이러한 고온의 어닐공정시에 제1텅스텐막(33)이 실리사이드반응(Silicidation)을 일으켜 텅스텐실리사이드(WSi2, 35)가 된다. 즉, 티타늄실리사이드(34)와 제1텅스텐막(33)이 반응하여 텅스텐실리사이드(35)가 되는 것이다.
이때, 하부의 티타늄실리사이드(34)는 Ti-W-Si 방응이 일어나게 된다. 즉, 티타늄실리사이드(34)가 텅스텐이 함유된 티타늄텅스텐실리사이드(TixW1-xSi2, 36)로 바뀐다.
이어서, 텅스텐실리사이드(35) 상에 텅스텐질화막(WN)과 제2텅스텐막(W)을 차례로 증착하여 W/WN(37)을 형성한다.
결국, 최종적인 게이트스택(200)은 폴리실리콘막(31), 티타늄텅스텐실리사이드(36), 텅스텐실리사이드(35), W/WN(25)의 순서로 적층된 구조가 된다.
도 6은 본 발명의 제3실시예에 따른 게이트스택의 형성 방법을 도시한 도면이다. 도 6은 티타늄 및 텅스텐의 증착과 후속 열공정이 인시튜로 가능한 경우이다.
도 6에 도시된 바와 같이, 폴리실리콘막(Poly Si, 41) 상부에 티타늄막(Ti, 42)을 증착한 후, 급속열처리(RTP)를 진행하여 티타늄막(42)을 티타늄실리사이드(TiSi2, 43)로 바꾼다.
이어서, 티타늄실리사이드(43) 상부에 텅스텐질화막(WN)과 텅스텐막(W)을 차례로 증착하여 W/WN(44)을 형성한다.
결국, 최종적인 게이트스택(300)은 폴리실리콘막(41), 티타늄실리사이드(43), W/WN(44)의 순서로 적층된 구조가 된다.
도 6에서는 티타늄 증착, 급속열처리, 텅스텐질화막 및 텅스텐의 증착공정을 인시튜로 진행하므로써, 티타늄의 산화를 방지하고, 이에 따라 산화방지막을 생략해도 되므로 공정이 단순해진다.
도 7은 본 발명의 제4실시예에 따른 게이트스택의 형성 방법을 도시한 도면 이다.
도 7에 도시된 바와 같이, 폴리실리콘막(Poly Si, 51) 상부에 실리콘이 과량 함유된(즉 x가 2보다 큰) 티타늄실리사이드(TiSix, 52)를 증착한다. 이때, 실리콘이 과량 함유된 티타늄실리사이드(52)는 PVD(Physical Vapor Deposition)나 CVD(Chemical Vapor Deposition)를 이용하여 직접 증착한 것이다.
이어서, 어닐을 진행한다. 따라서, TiSix(52)의 실리콘이 일부 확산되어 x가 2의 값을 갖는 티타늄실리사이드(TiSi2, 53)가 된다.
이어서, 티타늄실리사이드(53) 상에 텅스텐질화막(WN)과 텅스텐막(W)을 차례로 증착하여 W/WN(54)을 형성한다.
결국, 최종적인 게이트스택(400)은 폴리실리콘막(51), 티타늄실리사이드(53), W/WN(54)의 순서로 적층된 구조가 된다.
상술한 실시예들에 따르면, 텅스텐을 포함하는 게이트스택 공정시 WN/TiSix 확산배리어를 사용하므로써 콘택저항을 최소화하며, W/WN을 증착하기 이전에 하부에 TiSix 또는 TiWSix를 먼저 형성하므로서 효과적으로 상부 W의 시트저항을 낮출 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 텅스텐을 포함하는 게이트스택 공정시 콘택저항을 최소화하기위하여 WN/TiSix 확산배리어를 사용하는 경우에, W/WN을 증착하기 이전에 하부에 TiSix 또는 TiWSix를 먼저 형성하므로서 효과적으로 상부 W의 시트저항을 낮출 수 있어 고속의 소자 동작이 가능하게 된다.

Claims (10)

  1. 폴리실리콘막 상에 티타늄실리사이드막을 형성하는 단계; 및
    상기 티타늄실리사이드막 상에 텅스텐질화막과 텅스텐막을 차례로 적층하는 단계
    를 포함하는 반도체소자의 게이트스택 제조 방법.
  2. 제1항에 있어서,
    상기 티타늄실리사이드막을 형성하는 단계는,
    상기 폴리실리콘막 상에 티타늄막을 증착하는 단계;
    상기 티타늄막 상에 산화방지막을 형성하는 단계; 및
    어닐을 진행하여 상기 폴리실리콘막과 산화방지막 사이에 상기 티타늄실리사이드막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 게이트스택 제조 방법.
  3. 제2항에 있어서,
    상기 산화방지막은, 티타늄질화막으로 형성하며, 상기 티타늄실리사이드막 형성후에 세정을 통해 상기 티타늄질화막을 제거하는 것을 특징으로 하는 반도체소 자의 게이트스택 제조 방법.
  4. 제1항에 있어서,
    상기 티타늄실리사이드막을 형성하는 단계는,
    상기 폴리실리콘막 상에 티타늄막을 증착하는 단계; 및
    상기 티타늄막이 상기 티타늄실리사이드막으로 형성되도록 급속열처리를 진행하는 단계를 포함하되,
    상기 티타늄 증착, 급속열처리 및 텅스텐질화막과 텅스텐막의 증착을 인시튜로 진행하는 것을 특징으로 하는 반도체소자의 게이트스택 제조 방법.
  5. 제1항에 있어서,
    상기 티타늄실리사이드막을 형성하는 단계는,
    상기 폴리실리콘막 상에 실리콘이 과량 함유된 TiSix를 증착하는 단계; 및
    상기 실리콘이 과량 함유된 TiSix이 TiSi2으로 형성되도록 어닐을 진행하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 게이트스택 제조 방법.
  6. 제5항에 있어서,
    상기 실리콘이 과량 함유된 TiSix 에서, 상기 x는 2보다 큰 값을 갖는 것을 특징으로 하는 반도체소자의 게이트스택 제조 방법.
  7. 제5항에 있어서,
    상기 실리콘이 과량 함유된 TiSix는 PVD 또는 CVD 방법으로 증착하는 것을 특징으로 하는 반도체소자의 게이트스택 제조 방법.
  8. 폴리실리콘막 상에 티타늄막을 형성하는 단계;
    상기 티타늄막 상에 제1텅스텐막을 형성하는 단계;
    상기 티타늄막이 티타늄실리사이드막으로 형성되도록 제1어닐을 진행하는 단계;
    상기 티타늄실리사이드막이 텅스텐이 함유된 티타늄실리사이드막으로 형성되도록 하면서 동시에 상기 제1텅스텐막이 텅스텐실리사이드막으로 형성되도록 하는 제2어닐을 진행하는 단계; 및
    상기 텅스텐실리사이드막 상에 텅스텐질화막과 제2텅스텐막을 차례로 적층하 는 단계
    를 포함하는 반도체소자의 게이트스택 제조 방법.
  9. 제8항에 있어서,
    상기 제1어닐은, 적어도 550℃ 이하의 낮은 온도에서 진행하는 것을 특징으로 하는 반도체소자의 게이트스택 제조 방법.
  10. 제8항에 있어서,
    상기 제2어닐은, 적어도 650℃보다 높은 온도에서 진행하는 것을 특징으로 하는 반도체소자의 게이트스택 제조 방법.
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