JP2006186276A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 ウェットエッチングの際のマスク形成を改良した半導体装置の製造方法を提供することを目的とする。
【解決手段】 ゲート絶縁膜を形成した基板表面にゲート電極を構成する第１の金属を堆積し、第１の金属を残存させる領域にマスクとなる金属膜を形成する。次に、Ｈ２Ｏ２とＨ２ＳＯ４の混合液、Ｈ２Ｏ２とＨＣｌとの混合液、Ｈ２Ｏ２とＮＨ３とＨ２Ｏとの混合液などを用いて、第１の金属を残存させる領域外の第１の金属をゲート絶縁膜に対して選択的に除去する。その後、マスクとなる金属膜を残存させたままゲート電極を構成する。
【選択図】 図３

Description

本発明は、半導体装置の製造方法に関し、例えばＬＳＩに用いるＭＩＳ型ＦＥＴのゲート電極の製造プロセスに改良を施した半導体装置の製造方法に関する。
一般的に、ＭＯＳＦＥＴの製造方法は、図９（ａ）に表したように、シリコン基板２０１中にＮ−ｗｅｌｌ領域２０２およびＰ−ｗｅｌｌ領域２０３を形成する（例えば、非特許文献１）。
次に、図９（ｂ）に表したように、その上にゲート絶縁膜としてＨｆＯ２膜２０４を堆積し、第１のゲート電極材料としてＴｉＮ２０５とエッチングのマスク材としてシリコン酸化膜２０６を堆積し、Ｐ−ｗｅｌｌマスクを用いてレジストマスク２０７を形成し、図１０（ａ）に表したようにＮＭＩＳ領域上のシリコン酸化膜を除去して、シリコン酸化膜ハードマスク２０６ａを形成する。
次に図１０（ｂ）に表したように露出したＴｉＮをウェットエッチングで除去し、図１０（ｃ）に表したように、シリコン酸化膜ハードマスク２０６ａをＨＦで除去し、ウェーハ全面に第２のゲート電極材料としてＴａＳｉＮ膜２０８を堆積し、さらにその上にウェーハ全面にｐｏｌｙ−Ｓｉ膜２０９を堆積する。
この後は、非特許文献１には図示されていないが、通常の工程により、ゲート電極をパターニングし、エクステンション、ゲート側壁およびソース／ドレインを形成し、配線を形成することにより、ＭＩＳ型ＦＥＴを作成する。
上記の方法によって製造されたＭＩＳ型ＦＥＴは、基板表面のＮＭＯＳ領域とＰＭＯＳ領域に異なる種類の金属ゲートを形成することができるが、ハードマスクがシリコン酸化膜で形成されているため、除去のためにＨＦを含む液でエッチングしなければならない。この場合、正規組成に近いＨｆＯ２ならば、エッチングされないと思われるが、ＳｉＯ２系のゲート絶縁膜やＨｆＳｉＯｘ系のゲート絶縁膜ではＨＦによってエッチングされてしまうため、この方法は適用できない。
上述したように、従来の方法によれば、ハードマスクがシリコン酸化膜で形成されているため、除去のためにＨＦを含む液でエッチングしなければならない。この場合、ＳｉＯ２系のゲート絶縁膜やＨｆＳｉＯｘ系のゲート絶縁膜ではＨＦによってエッチングされてしまうため、上記の方法は適用できないという問題がある。
S. B. Samavedam et al., IEDM Technical digest, 2002, p.433
本発明は、ウェットエッチングで除去する際のゲート絶縁膜に与えるダメージを少なくした新規な半導体装置の製造方法を提供するものである。
本発明の一態様によれば、
半導体基板に、素子分離領域、第１導電型の領域及び第２導電型の領域を形成する工程と、
前記半導体基板の全面にゲート絶縁膜を堆積する工程と、
前記ゲート絶縁膜の上に第１の金属膜を形成する工程と、
前記第１導電型領域のゲート電極を形成する領域を被覆するように第２の金属膜からなる領域を形成する工程と、
前記第２の金属膜からなる領域外に露出した前記第１の金属膜をウェットエッチングで除去し、前記ゲート絶縁膜を露出させる工程と、
前記第１の金属膜の表面及び前記第２の金属膜を被覆して前記半導体基板の全面に第３の金属膜を形成する工程と、
前記第３の金属膜の上に保護膜を堆積する工程と、
前記第１の金属膜と前記第２の金属膜と前記第３の金属膜と前記保護膜をパターニングし、ゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、ウェットエッチングで除去する際のゲート絶縁膜に与えるダメージを少なくした新規な半導体装置の製造方法を提供することができる。
以下、本発明の実施の形態について図面を参照しつつ説明する。
（第１の実施の形態）
図１乃至図３は、本発明の第１の実施の形態にかかる半導体装置の製造方法の要部を例示する工程断面図である。
まず、図１（ａ）に表したように、シリコン基板１０１中に素子分離領域１０２、Ｎ−ｗｅｌｌ領域１０３およびＰ−ｗｅｌｌ領域１０４を形成する。具体的には、シリコン基板１０１の一部を酸化させたり、あるいはトレンチを形成して絶縁物により埋め込むことにより、素子分離領域１０２を形成できる。また、シリコン基板１０１の表面にｎ型不純物を選択的に導入することによりＮ−ｗｅｌｌ領域１０３を形成でき、シリコン基板１０１の表面にｐ型不純物を選択的に導入することによりＰ−ｗｅｌｌ領域１０４を形成できる。
次に、図１（ｂ）に表したように、ゲート絶縁膜１０５として、ＳｉＯＮ、ＨｆＳｉＯｘ、ＨｆＯ２、ＨｆＡｌＯｘなどを形成する。さらに、その上に、Ｐ−ＭＩＳＦＥＴのゲートを構成する第１電極材料金属として、厚さ例えば、１０ｎｍ程度のＴｉＮ膜１０６をウェーハ全面に堆積する。ＴｉＮ膜１０６は、例えば、ＣＶＤ（chemical vapor deposition）法、ＡＬＤ（atomic layer deposition）法や反応性スパッタリングなどにより堆積できる。そして、その上に、エッチングのマスク材となる金属膜１０７をＣＶＤや、ＡＬＤ、ＰＶＤ（physical vapor deposition）などの方法を用いて堆積する。
ここで用いるゲート絶縁膜１０５には、窒素などが含有されていても良い。窒素を含有させると、誘電率を高くできる点で有利である。また、この場合、窒素は絶縁膜内で濃度分布を有していてもよい。例えば、窒素が基板側において多くなるような濃度分布を有していてもよい。
また、ここで用いる金属膜１０７は、ＴｉＮ膜１０６などをウェットエッチする際にエッチングされにくい材料からなるものとする。そのような材料としては、例えば、Ｔａ、ＴａＮｘ、Ｖ、ＶＮｘ、Ｎｂ、ＮｂＮｘ、ＴｉＳｉｘ、ＨｆＳｉｘ、ＺｒＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＷＳｉｘ、ＭｏＳｉｘなどを用いることができる。さらに、金属膜１０７の膜厚は、ウェットエッチングの際にピンホール等からエッチングされない程度の膜厚があればよく、好ましくは１０ｎｍ以上とする。
次に、図１（ｃ）に表したように、Ｎ−ｗｅｌｌ領域１０３を被覆するパターン１０８をレジストなどで形成する。そして、エッチングのマスク材となる金属膜１０７の露出した部分をＲＩＥ（reactive ion etching）法などでエッチングする。
パターン１０８を除去した後に、図１（ｄ）に表したように、露出した第１電極材料金属１０６をＨ２Ｏ２とＨ２ＳＯ４の混合液などで除去し、金属膜１０６ａを形成する。なお、この工程におけるエッチャントとしては、Ｈ２Ｏ２とＨ２ＳＯ４との混合液以外にも、例えば、Ｈ２Ｏ２とＨＣｌとの混合液や、Ｈ２Ｏ２とＮＨ３とＨ２Ｏとの混合液などを用いることができる。
次に、図２（ａ）に表したように、Ｎ−ＭＩＳＦＥＴのゲートを構成する第２の電極材料金属として、厚さが例えば１０ｎｍ程度の、ＺｒＮ膜１０９をＣＶＤ法や反応性スパッタリングなどを用いてウェーハ全面に堆積する。ここで、ＺｒＮ膜１０９の代わりに、ＴｉＳｉｘ、ＣｏＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＮｉＳｉｘ、ＭｏＳｉｘなどのシリサイドからなる膜を堆積してもよい。
さらに、図２（ｂ）に表したように、抵抗を下げるための金属膜１１０およびゲートのハードマスクとなるＳｉＮなどの絶縁膜１１１を堆積し、ゲート電極を形成するためのレジストパターン１１２を形成する。
ここで用いる金属膜１１０としては、ＣＶＤ法やＰＶＤ法で形成したＷ、Ｍｏなどが好適であり、その厚さは１００ｎｍ以下とすることが好適である。
また、絶縁膜１１１の厚さは、ゲートをエッチングする際のＳｉＮのエッチングレートなどを勘案し、適宜決定すべきであるが、１００ｎｍ以下の膜厚が好適である。
次に、図２（ｃ）に表したようにＲＩＥ法によりゲート電極１１３を形成する。
次に、図３に表したように、ゲート電極１１３に対して自己整合的にＰ−ＭＩＳＦＥＴのエクステンション１１４およびＮ−ＭＩＳＦＥＴのエクステンション１１５を形成する。
これ以降の工程については、通常の方法を用いてソース／ドレインおよび配線を形成し、ＭＩＳＦＥＴを作成することができる。
なお、上述した方法では、Ｐ−ＭＩＳＦＥＴのゲート電極を構成する金属を先に堆積する例について挙げたが、Ｎ−ＭＩＳＦＥＴのゲート電極を構成する金属を先に堆積してもよい。
以上説明した本実施形態の方法によれば、ゲート電極がウェットエッチングの薬液にさらされるのは第１電極材料金属を除去する１回だけにすることができ、ゲート絶縁膜に対するダメージを少なくすることができる。また、ウェットエッチングの場合には、例えば、温度を高温にする必要もなく、この点でも、ゲート絶縁膜などに対するダメージが少ない方法である。
また、ＨＦのエッチングを用いないので、ＨＦに可溶なＳｉＯＮやＨｆＳｉＯｘなどのゲート絶縁膜も用いることができる。マスク材となる金属膜は除去することなくそのまま電極の一部として用いることができるので、工程の簡略化にもなる。
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。
図４乃至図８は、本発明の第２の実施の形態にかかる半導体装置の製造方法の要部を例示する工程断面図である。
まず、図４（ａ）に表したように、シリコン基板６０１中に素子分離領域６０２、Ｎ−ｗｅｌｌ領域６０３およびＰ−ｗｅｌｌ領域６０４を形成する。
具体的には、シリコン基板６０１の一部を酸化し、あるいはトレンチを形成して絶縁物により埋め込んで、素子分離領域６０２を形成する。その後、シリコン基板６０１の表面にｎ型不純物を選択的に導入して、Ｎ−ｗｅｌｌ領域６０３を形成し、シリコン基板６０１の表面にｐ型不純物を選択的に導入してＰ−ｗｅｌｌ領域６０４を形成する。
次に、図４（ｂ）に表したように、熱酸化などにより５ｎｍ程度の酸化膜６０５を形成し、その上に厚さ１００ｎｍ程度の多結晶シリコン、アモルファスシリコンなどからなるシリコン膜６０６を形成する。
次に、図４（ｃ）に表したように、フォトリソグラフィ法を用いてレジストマスク６０８を形成し、それをマスクにしてＲＩＥ法などの異方性エッチングを用いてシリコン膜６０６をエッチングすることで、ダミーゲート電極６０７を形成する。
次に、図５（ａ）に表したように、Ｎ−ｗｅｌｌ領域６０３にｐ型不純物を選択的に導入することにより、Ｐ−ＭＩＳＦＥＴのエクステンション６０９を形成し、さらに、ｎ型不純物を選択的に導入することにより、Ｐ−ＭＩＳＦＥＴのハロー（Halo）６１０を形成する。 また、Ｐ−ｗｅｌｌ領域６０４にｎ型不純物を選択的に導入することにより、Ｎ−ＭＩＳＦＥＴのエクステンション６１１を、ｐ型不純物を選択的に導入することにより、Ｐ−ＭＩＳＦＥＴのハロー（Halo）６１２を形成する。
次に、図５（ｂ）に表したように、ＳｉＮなどの絶縁膜からなるゲート側壁６１３を形成する。この方法としては、ウェーハ全面にＳｉＮ膜を堆積し、異方性エッチングによりエッチバックする方法を用いることができる。
次に、図５（ｃ）に表したように、Ｎ−ｗｅｌｌ領域６０３にｐ型不純物を選択的に導入することにより、Ｐ−ＭＩＳＦＥＴのソース／ドレイン６１４を形成し、Ｐ−ｗｅｌｌ領域６０４にｎ型不純物を選択的に導入することにより、Ｎ−ＭＩＳＦＥＴのソース／ドレイン６１５を形成する。
次に、図６（ａ）に表したように、基板表面にＳｉＮなどからなる３０乃至５０ｎｍ程度のエッチングストッパー膜６１６および、ダミーゲート電極６０７の膜厚よりも厚いシリコン酸化膜６１７を堆積する。
次に、図６（ｂ）に表したように、シリコン酸化膜６１７をＣＭＰ法により研磨し、エッチングストッパー膜６１６が露出した時点でＣＭＰを終了する。
次に、図６（ｃ）に表したように、エッチングストッパー膜の露出した部分とその下のダミーゲート電極６０７およびその下の薄い酸化膜６０５を除去することにより、ゲート溝６１８を形成する。ダミーゲート電極６０７はシリコンで形成されているため、例えばゲート電極の加工の際に用いるＲＩＥ法と同様のＲＩＥ法により、薄い酸化膜６０５に対し選択的にエッチングすることができる。
その後、酸化膜６０５の露出した部分をＨＦなどを含む液によりウェットエッチすることにより、ゲート溝６１８底部のシリコン基板を露出させる。
次に、図７（ａ）に表したように、基板表面およびゲート溝６１８の内壁面を被覆するように、ゲート絶縁膜６１９を形成する。ゲート絶縁膜６１９の材料としては、ＳｉＯＮ、ＨｆＳｉＯｘ、ＨｆＯ２、ＨｆＡｌＯｘなどを用いることができる。ただし、ＳｉＯＮなどをシリコン基板の酸窒化を用いて形成する場合には、図示したように、基板表面およびゲート溝６１８の内壁面の全面を被覆するようにではなく、ゲート溝６１８の底部のシリコン基板の露出部にのみゲート絶縁膜６１９を形成する。
さらに、ゲート絶縁膜６１９の上に、Ｐ−ＭＩＳＦＥＴのゲートを構成する第一電極材料金属として、厚さが例えば１０ｎｍのＴｉＮ等の膜６２０を基板表面およびゲート溝６１８の内壁面を被覆するように堆積する。そして、その上に、エッチングのマスク材となる金属膜６２１をＣＶＤ法やＡＬＤ法、ＰＶＤ法などの方法を用いて形成する。
ここで、金属膜６２１は、膜６２０をウェットエッチする際にエッチングされにくい材料からなり、また、膜６２０に対して選択的にエッチングすることによりパターニングが可能な膜である。金属膜６２１の材料としては、例えば、Ｔａ、ＴａＮｘ、Ｖ、ＶＮｘ、Ｎｂ、ＮｂＮｘ、ＴｉＳｉｘ、ＨｆＳｉｘ、ＺｒＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＷＳｉｘ、ＭｏＳｉｘなどを用いることができる。また、その膜厚は、ウェットエッチングの際にピンホール等からエッチングされない程度の膜厚があればよく、１０ｎｍ以上とすることが望ましい。
また、膜６２０は、膜６２１をエッチングする際に十分な選択比を有し、ゲート絶縁膜６１９および膜６２１に対し、選択的にウェットエッチすることが可能な膜で、かつｐ型ＭＩＳＦＥＴに適する仕事関数、望ましくは４．６ｅＶ乃至５．２ｅＶを有する膜であれば、ＴｉＮ以外の膜であっても良い。たとえば、ＺｒＮｘ、ＨｆＮｘ（ｘ＞１．２）などは、そのような条件を満たす。
次に、図７（ｂ）に表したように、Ｎ−ｗｅｌｌ領域６０３を被覆するパターン６２２をレジストなどで形成し、パターン６２２をマスクにして、ＲＩＥ法などを用いて膜６２０に対して選択的に膜６２１をエッチングする。
次に、図７（ｃ）に表したように、パターン６２２を除去した後に、膜６２１をマスクとして用い、Ｈ２Ｏ２とＨ２ＳＯ４との混合液などをエッチャントとして用いて、膜６２０を除去する。なお、この工程におけるエッチャントとしては、Ｈ２Ｏ２とＨ２ＳＯ４との混合液以外にも、例えば、Ｈ２Ｏ２とＨＣｌとの混合液や、Ｈ２Ｏ２とＮＨ３とＨ２Ｏとの混合液などを用いることができる。
次に、図８（ａ）に表したように、Ｎ−ＭＩＳＦＥＴのゲートを構成する第２の電極材料金属として、厚さが例えば１０ｎｍ程度のＺｒＮｘ（ｘ≦１）膜や、ＴａＳｉｘ、ＴｉＳｉｘ、ＷＳｉｘ、ＭｏＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘなどの金属シリサイドからなる膜や、Ｔａ、Ｎｂなどの純金属からなる膜６２３をＣＶＤ法やＰＶＤ法、ＡＬＤ法、シリコンと金属のシリサイデーションなどを用いてウェーハ全面に形成する。膜６２３は、ｎ型ＭＩＳＦＥＴに適する仕事関数、望ましくは４．１ｅＶ乃至４．５ｅＶを有する膜であれば、他の膜であっても良い。
次に、図８（ｂ）に表したように、抵抗を下げるための金属６２４を堆積する。
次に、図８（ｃ）に表したように、ゲート溝６１８の外側に形成されたゲート絶縁膜６１９、Ｐ−ＭＩＳＦＥＴのゲートを構成する第一電極材料金属６２０、Ｎ−ＭＩＳＦＥＴのゲートを構成する第２の電極材料金属６２３、エッチングのマスク材となる金属膜６２１、抵抗を下げるための金属６２４を、ＣＭＰ法を用いて除去する。
この工程の後に配線を形成して、ＭＩＳＦＥＴを作成することができる。
なお、上述した方法では、Ｐ−ＭＩＳＦＥＴのゲート電極を構成する金属を先に堆積する場合を例示したが、これとは反対に、Ｎ−ＭＩＳＦＥＴのゲート電極を構成する金属を先に堆積してもよい。
以上説明したように、本実施形態の方法によれば、ゲート電極がウェットエッチングの薬液にさらされるのは第１電極材料金属を除去する１回だけにすることができる。その結果として、ゲート絶縁膜に対するダメージを少なくすることができる。
また、ＨＦのエッチングを用いないので、ＨＦに可溶なＳｉＯＮやＨｆＳｉＯｘなどのゲート絶縁膜も用いることができる。
さらにまた、マスク材となる金属膜は除去することなくそのまま電極の一部として用いることができるので、工程の簡略化にもなる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。
しかし、本発明は、これらの具体例に限定されるものではない。例えば、本発明にかかる半導体装置の製造方法において採用する材料や薬剤、半導体の構造、処理条件などについては、当業者が公知の範囲から適宜選択したものも本発明の範囲に包含される。
本発明の第１の実施の形態にかかる半導体装置の製造方法の要部を例示する工程断面図である。 本発明の第１の実施の形態にかかる半導体装置の製造方法の要部を例示する工程断面図である。 本発明の第１の実施の形態にかかる半導体装置の製造方法の要部を例示する工程断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の要部を例示する工程断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の要部を例示する工程断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の要部を例示する工程断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の要部を例示する工程断面図である。 本発明の第２の実施の形態にかかる半導体装置の製造方法の要部を例示する工程断面図である。 本発明者が本発明に至る過程で検討したパターン形成プロセスにおける工程断面図である。 本発明者が本発明に至る過程で検討したパターン形成プロセスにおける工程断面図である。
符号の説明
１０１ シリコン基板
１０２ 素子分離領域
１０３ Ｎ−ｗｅｌｌ領域
１０４ Ｐ−ｗｅｌｌ領域
１０５ ゲート絶縁膜
１０６ 第１電極材料金属
１０７ エッチングのマスク材となる金属膜
１０８ レジストパターン
１０９ 第２の電極材料金属
１１０ 抵抗を下げるための金属膜
１１１ 絶縁膜
１１２ レジストパターン
１１３ ゲート電極
１１４ Ｐ−ＭＩＳＦＥＴのエクステンション
１１５ Ｎ−ＭＩＳＦＥＴのエクステンション
６０１ シリコン基板
６０２ 素子分離領域
６０３ Ｎ−ｗｅｌｌ領域
６０４ Ｐ−ｗｅｌｌ領域
６０５ 薄いシリコン酸化膜
６０６ シリコン膜
６０７ ダミーゲート電極
６０８ レジストマスク
６０９ Ｐ−ＭＩＳＦＥＴのエクステンション
６１０ Ｐ−ＭＩＳＦＥＴのＨａｌｏ
６１１ Ｎ−ＭＩＳＦＥＴのエクステンション
６１２ Ｐ−ＭＩＳＦＥＴのＨａｌｏ
６１３ ゲート側壁
６１４ Ｐ−ＭＩＳＦＥＴのソース／ドレイン
６１５ Ｎ−ＭＩＳＦＥＴのソース／ドレイン
６１６ エッチングストッパー膜
６１７ シリコン酸化膜
６１８ ゲート溝
６１９ ゲート絶縁膜
６２０ Ｐ−ＭＩＳＦＥＴのゲートを構成する第一電極材料金属
６２１ エッチングのマスク材となる金属膜
６２２ Ｎ−ｗｅｌｌ領域６０３を被覆するパターン
６２３ Ｎ−ＭＩＳＦＥＴのゲートを構成する第２の電極材料金属
６２４ 抵抗を下げるための金属

Claims (5)

  1. 半導体基板に、素子分離領域、第１導電型の領域及び第２導電型の領域を形成する工程と、
    前記半導体基板の全面にゲート絶縁膜を堆積する工程と、
    前記ゲート絶縁膜の上に第１の金属膜を形成する工程と、
    前記第１導電型領域のゲート電極を形成する領域を被覆するように第２の金属膜からなる領域を形成する工程と、
    前記第２の金属膜からなる領域外に露出した前記第１の金属膜をウェットエッチングで除去し、前記ゲート絶縁膜を露出させる工程と、
    前記第１の金属膜の表面及び前記第２の金属膜を被覆して前記半導体基板の全面に第３の金属膜を形成する工程と、
    前記第３の金属膜の上に保護膜を堆積する工程と、
    前記第１の金属膜と前記第２の金属膜と前記第３の金属膜と前記保護膜をパターニングし、ゲート電極を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記ゲート絶縁膜は、Ｓｉ、Ｈｆ、Ｚｒ及びＡｌよりなる群から選択された少なくともいずれかを含む酸化物であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記ゲート絶縁膜は、窒素を含有していることを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記第２の金属膜は、Ｔａ、ＴａＮｘ、Ｖ、ＶＮｘ、Ｎｂ、ＮｂＮｘ、ＴｉＳｉｘ、ＨｆＳｉｘ、ＺｒＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＷＳｉｘ及びＭｏＳｉｘよりなる群から選択された少なくともいずれかを含むものであることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
  5. 前記ウェットエッチングに用いるエッチング液は、Ｈ２Ｏ２とＨ２ＳＯ４との混合液、Ｈ２Ｏ２とＨＣｌとの混合液、及びＨ２Ｏ２とＮＨ３とＨ２Ｏとの混合液のうちのいずれかを用いて行なうことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。

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