JP2009170841A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 ｎＭＩＳおよびｐＭＩＳに適したメタルゲート電極を有する実用的なＣＭＩＳＦＥＴの製造方法を提供する。
【解決手段】 半導体基板１の主面に素子分離領域２で分離したｐウェル３及びｎウェル４形成し、その上にゲート絶縁膜５、チタンナイトライド膜６、及び第一のポリシリコン膜７を積層形成した後、ウェル４上のポリシリコン膜７及びチタンナイトライド膜６を除去する。続いて、ｎウェル４のチタンナイトライド膜６上及びｐウェル３のポリシリコン膜７上にタングステン膜９及び第二のポリシリコン膜１０を積層形成した後、ｐウェル３上の第一のポリシリコン膜７表面に達するまで、ｐ及びｎウェル３、４上の第二のポリシリコン膜１０及びタングステン膜９を平坦化技術により、ｐウェル３上のタングステン膜９を除去する。その後、ゲート加工によりＣＭＩＳＦＥＴを形成する。
【選択図】 図２
【解決手段】 半導体基板１の主面に素子分離領域２で分離したｐウェル３及びｎウェル４形成し、その上にゲート絶縁膜５、チタンナイトライド膜６、及び第一のポリシリコン膜７を積層形成した後、ウェル４上のポリシリコン膜７及びチタンナイトライド膜６を除去する。続いて、ｎウェル４のチタンナイトライド膜６上及びｐウェル３のポリシリコン膜７上にタングステン膜９及び第二のポリシリコン膜１０を積層形成した後、ｐウェル３上の第一のポリシリコン膜７表面に達するまで、ｐ及びｎウェル３、４上の第二のポリシリコン膜１０及びタングステン膜９を平坦化技術により、ｐウェル３上のタングステン膜９を除去する。その後、ゲート加工によりＣＭＩＳＦＥＴを形成する。
【選択図】 図２
Description
本発明は、半導体装置の製造方法に関し、特にメタルゲート電極を用いたＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）の製造方法に関する。
近年、ＣＭＩＳＦＥＴにおいては、微細化に伴って、ポリシリコン電極ゲートではゲート電極の空乏化が無視できない問題となっており、メタルゲート電極が使用されるようになってきている。
メタルゲート電極構造の場合、トランジスタのしきい値はチャネル領域の不純物濃度と、ゲート電極の仕事関数で決定される。従って、デュアルメタルゲート構造の場合、ｎ型ＭＩＳＦＥＴ（以下、単にｎＭＩＳと称す）とｐ型ＭＩＳＦＥＴ（以下、単にｐＭＩＳと称す）のそれぞれで最適な仕事関数を有するメタルゲート材料の使用が望まれている（例えば、特許文献１参照。）。
しかし、現在のところ、ｎＭＩＳとｐＭＩＳのそれぞれで最適な仕事関数を有するメタルゲート電極を作り分けるための実用的な製造方法が開発されておらず、実用的な製造方法の開発が望まれている。
特開２００２−３２９７９４
本発明は、上記の実情に鑑みなされたもので、ｎＭＩＳおよびｐＭＩＳに適したメタルゲート電極を有する実用的なＣＭＩＳＦＥＴの製造方法を提供することを目的とする。
上記目的を達成するために、本発明の一態様による半導体装置の製造方法は、半導体基板の主面に素子分離領域で絶縁分離されたｐＭＩＳ及びｎＭＩＳ領域を形成する工程と、前記ｐＭＩＳ及びｎＭＩＳ領域上にゲート絶縁膜を形成する工程と、前記ｐＭＩＳ及びｎＭＩＳ領域の前記ゲート絶縁膜上に第一のゲート電極材料膜を形成する工程と、前記ｐＭＩＳ及びｎＭＩＳ領域のうちの一方の領域上の前記第一のゲート電極材料膜を除去する工程と、前記第一の電極材料膜上及び前記第一方の領域上に前記第一のゲート電極材料膜と異なる第二のゲート電極材料を形成する工程と、前記ｐＭＩＳ及びｎＭＩＳ領域のうちの他方の領域上の前記第二のゲート電極材料膜を平坦化技術により除去し、前記一方の領域上に前記第一のゲート電極材料膜を設け、前記他方の領域上に前記第二のゲート電極材料膜を設ける工程と、を備えることを特徴とする
本発明は、ｎＭＩＳおよびｐＭＩＳに適したメタルゲート電極を有する実用的なＣＭＩＳＦＥＴを提供することを目的とする。
（発明者が試みた製造方法）
まず、本発明に実施形態を説明するに先立ち、本発明者が試みた、ｐＭＩＳ領域のみ開口する第一のリソグラフィとｎＭＩＳ領域のみ開口する第二のリソグラフィを用いてｎＭＩＳとｐＭＩＳで異なるメタルゲートを作り分ける方法について、図４及び図5を用いて説明する。
まず、本発明に実施形態を説明するに先立ち、本発明者が試みた、ｐＭＩＳ領域のみ開口する第一のリソグラフィとｎＭＩＳ領域のみ開口する第二のリソグラフィを用いてｎＭＩＳとｐＭＩＳで異なるメタルゲートを作り分ける方法について、図４及び図5を用いて説明する。
図４（ａ）に示すように、シリコン基板１０１にＳＴＩ（Shallow Trench Isolation）１０２などで素子分離されたｎＭＩＳ領域であるｐウェル１０３及びｐＭＩＳ領域であるｎウェル１０４上にゲート絶縁膜１０５を形成する。次に、図４（ｂ）に示すように、ゲート絶縁膜１０５上にｎＭＩＳに適する第一のメタルゲート材料、例えば、チタンナイトライド膜１０６形成する。そのチタンナイトライド膜１０６上に第一のハードマスク材料のシリコンナイトライド膜１０７を形成する。
その後、図４（ｃ）に示すように、シリコンナイトライド膜１０７上にレジスト１０８を形成した後、リソグラフィ技術によりレジスト１０８にｐＭＩＳ領域を露出する開口し（第一のリソグラフィ）、このレジスト１０８をマスクにエッチング技術にてｐＭＩＳ領域上シリコンナイトライド膜１０７を除去し、第一のハードマスクをする。
続いて、図４（ｄ）に示すように、レジスト１０８を除去した後、第一のハードマスク１０７をマスクにエッチングしてｐＭＩＳ領域上のチタンナイトライド膜１０６を除去する。
次に、図４（ｅ）に示すように、ｐＭＩＳ領域上のゲート絶縁膜１０５及びｎＭＩＳ領域のシリコンナイトライド膜１０７上にｐＭＩＳに適する第二のメタルゲート材料、例えば、タングステン膜１０９を形成し、そのタングステン膜１０９上に第二のハードマスクのシリコンナイトライド膜１１０を積層形成する。
次いで、図５（ａ）に示すように、シリコンナイトライド膜１１０上にレジスト１１１を形成した後、リソグラフィ技術によりレジスト１１１にｎＭＩＳ領域を露出する開口を形成し（第二のリソグラフィ）、その後、図５（ｂ）に示すように、レジスト１１１をマスクにエッチング技術にてｎＭＩＳ領域のシリコンナイトライド膜１１０を除去し、第二のハードマスクを形成する。
図５（ｃ）に示すように、レジスト１１１を除去した後、第二のハードマスク１１０をマスクにしてエッチングすることでｎＭＩＳ領域上タングステン膜１０９を除去する。その後、第一及び第二のハードマスク１０７、１１０を除去する。
続いて、図５（ｄ）に示すように、ｎＭＩＳ領域及びｐＭＩＳ領域上にポリシリコン膜１１３を形成する。さらにそのポリシリコン膜１１３上にレジスト１１４を形成し、ｎＭＩＳ領域及びｐＭＩＳ領域上にゲート配線パターンをリソグラフィ技術にて形成する（第三のリソグラフィ）。
次に、図５（ｅ）に示すように、レジスト１１４をマスクにｎＭＩＳ領域のポリシリコン膜１１３とチタンナイトライド膜１１６とを、またｐＭＩＳ領域のポリシリコン膜１１３とタングステン膜９とを順次、異方性エッチングした後、レジスト１１４を除去することでゲート配線が完成する。
ｎＭＩＳのゲート電極は、チタンナイトライド膜１０６とポリシリコン膜１１３の積層構造、一方ｐＭＩＳのゲート電極は、タングステン膜１０９とポリシリコン膜１１３の積層構造となり、ｎＭＩＳとｐＭＩＳとで異なる材料を用いたゲート構造が完成する。
この製造方法では、ｐＭＩＳ領域のみ開口する第一のリソグラフィとｎＭＩＳ領域のみ開口する第二のリソグラフィにおいて、リソグラフィの位置あわせ精度の限界から、ずれが生じてしまう。このずれの生じ方は、第一と第二のリソグラフィのレジスト位置が重なる場合と、逆に離れる場合がある。
レジスト位置が重なる場合では、図５（ｃ）中の破線の円部分１１５のように、その箇所のみチタンナイトライド膜１０６とシリコンナイトライド膜１０７とが重なった構造となり、図５（ｄ）に示すように、ポリシリコン膜１１３を堆積した時に、他の箇所より高くなるため、第三のリソグラフィのフォーカス精度を落としたり、ゲートの配線を形成する異方性エッチングの際のアンダーエッチングが生じ、残渣が残ったりする恐れがある。
一方、離れる場合では、図５（ｃ）中の破線の円部分１１６のように、逆にその箇所のみ過剰エッチングが生じて段差構造となり、やはり第三のリソグラフィのフォーカス精度を落としたり、過剰エッチングにより断線したりする恐れがある。
上記した製造方法では、第一及び第二のリソグラフィにおいて、マスクの位置にずれが生じてしまい、第三のリソグラフィの配線工程において、残渣や断線が発生する恐れがある。そこで、この問題を解決するために、本発明者は、以下に示すような、本発明の実施形態を考えた。以下、その実施形態について、図面を参照しながら説明する。
（第１の実施形態）
図１及び図２は本発明の第１の実施形態に係るＣＭＩＳＦＥＴのゲート電極の形成工程を示す断面図である。
図１及び図２は本発明の第１の実施形態に係るＣＭＩＳＦＥＴのゲート電極の形成工程を示す断面図である。
はじめに、図１（ａ）に示すように、シリコン基板１の主面にＳＴＩ等の素子分離領域２により絶縁分離された素子領域、すなわちｎＭＩＳ領域にはｐウェル３、ｐＭＩＳ領域にはｎウェル４を形成した後、ゲート絶縁膜５をｐ及びｎウェル３、４上またはシリコン基板１の主面全面に形成する。ゲート絶縁膜５は、例えば、ハフニウム酸化膜、ハフニウム酸窒化膜、ハフニウム珪酸窒化膜のようなシリコン酸化膜やシリコン酸窒化膜よりも高い比誘電率を持つ高誘電率絶縁膜が用いられる。高誘電率絶縁膜は、シリコン酸化膜上に形成し、積層のゲート絶縁膜構造として用いてもよいし、直接、シリコン基板１上に形成してもよい。
本実施形態では、熱酸化法やラジカル酸化法を用いてシリコン酸化膜を形成した後、その上にＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等を用いてハフニウム酸化膜を形成し、ゲート絶縁膜５を積層構造とした。
次に、図２（ｂ）に示すように、ゲート絶縁膜５上にｎＭＩＳのメタルゲート電極材料、例えば、チタンナイトライド膜６を２０ｎｍの厚さで形成し、そのチタンナイトライド膜６上に第一のポリシリコン膜７を１００ｎｍの厚さで形成する。
次いで、図１（ｃ）に示すように、第一のポリシリコン膜７上にレジスト８を塗布し、リソグラフィ技術により、ｐＭＩＳ領域を選択的に開口する。開口したレジスト８をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）等のエッチング技術を用いてｐＭＩＳ領域上の第一のポリシリコン膜７を除去する。
その後、図１（ｄ）に示すように、レジスト８を溶剤によって除去した後、第一のポリシリコン膜７をマスクとしてｐＭＩＳ領域上のチタンナイトライド膜６をエッチング除去する。この時、ゲート絶縁膜５は除去せずに残しておく。
チタンナイトライド膜６をエッチングする際はＲＩＥのようなプラズマを用いる方法よりもｗｅｔ系のエッチング処理を用いた方がゲート絶縁膜５へのエッチング処理による影響を抑えることができるため望ましい。
次に、図２（ａ）に示すように、ｐＭＩＳ領域のゲート絶縁膜５及びｎＭＩＳ領域のポリシリコン膜７上に、ｐＭＩＳのメタルゲート電極材料、例えば、タングステン膜９を２０ｎｍの厚さで形成し、そのタングステン膜９上に第二のポリシリコン膜１０を２００ｎｍの厚さで形成する。ここで、第二のポリシリコン膜１０の膜厚は、直後に行うＣＭＰ工程で望ましい平坦性が得られるように調整することができる。
タングステン膜９と第二のポリシリコン膜１０が接している部分において、後の工程において、加熱処理を行った場合にそれらが反応して、タングステンシリサイドを形成するが、デバイス性能に特に影響を及ぼさない場合にはそのままでも構わない。デバイス性能に影響を及ぼす恐れがある場合には、タングステン膜９と第二のポリシリコン膜１０との間にタングステンナイトライド膜やタンタルナイトライド膜等のバリアメタルを数ｎｍ程度形成することによって反応を防止してもよい。
次いで、図２（ｂ）に示すように、ＣＭＰによりエッチングと平坦化を行う。この際、ｎＭＩＳ領域において、少なくとも第二のポリシリコン膜１０とタングステン膜９が除去されるまで研磨を行い、ｎＭＩＳ領域上の第一のポリシリコン膜７とｐＭＩＳ領域上の第二のポリシリコン膜１０との上面が同一平面をなすように平坦化を行う。研磨材には第二のポリシリコン膜１０及びタングステン膜９を同じ速さで研磨することができるものを選択することが望ましい。
また、それぞれの膜を個別に除去する工程、具体的にはタングステン膜９をストッパとして第二のポリシリコン膜１０の研磨を行い、続いて第一のポリシリコン膜７をストッパとしてタングステン膜９の研磨を行うという２段階の工程とすることによっても実施することが可能である。
ＣＭＰ工程後、ｎＭＩＳ領域においてはゲート絶縁膜５、チタンナイトライド膜６、第一のポリシリコン膜７、ｐＭＩＳ領域においてはゲート絶縁膜５、タングステン膜９、第二のポリシリコン膜１０の積層構造となっており、それぞれの領域において積層した厚みがほぼ同じとなっている。
その後、図２（ｃ）に示すように、レジスト１１を堆積し、リソグラフィ技術を用いてｎＭＩＳ、ｐＭＩＳのゲート構造のパターニングを行う。
続いて、図２（ｄ）に示すように、レジスト１１をマスクにｐＭＩＳ領域の第二のポリシリコン膜１０、タングステン膜９、ゲート絶縁膜５、及びｎＭＩＳ領域の第一のポリシリコン膜７、チタンナイトライド膜６、ゲート絶縁膜５を順次、異方性エッチングした後、レジスト１１を除去することでゲート配線を完成する。
上記した本実施形態によれば、次のような効果が得られる。すなわち、ｐＭＩＳ領域およびｎＭＩＳ領域のメタルゲート電極を作り分ける時に、それぞれの領域にメタルゲート電極材料膜を形成した後、ＣＭＰにより両領域の平坦化を行うことにより、リソグラフィ工程の際に生じるマスク位置のずれによる不良を防止することができる。
なお、本実施形態において、ゲート絶縁膜５の高誘電率絶縁膜にＨｆＯ膜を用いたが、ＨｆＯＮ膜、ＺｒＯ膜、ＺｒＯＮ膜、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＺｒＳｉＯ膜、ＺｒＳｉＯＮ膜、ＨｆＺｒＯ膜、ＨｆＺｒＯＮ膜、ＨｆＺｒＳｉＯ膜、ＨｆＺｒＳｉＯＮ膜、ＨｆＡｌＳｉＯＮ膜、ＺｒＡｌＳｉＯＮ膜等を用いてもよい。
また、本実施形態において、メタルゲート電極としてタングステン膜およびチタンナイトライド膜を用いたが、他のメタル材料、例えば、Ｒｕ、ＲｕＯ、ＮｉＳｉ、ＰｔＴｉＮ、ＴａＣ、ＴａＮ、Ｍｏ、Ｗ、ＷＮ、ＰｔＳｉ等を条件に応じて自由に用いてもよい。
また、メタルゲート電極の上部にポリシリコン膜を形成しているが、これは後の工程においてポリシリコン膜の上部にシリサイド膜を形成し、低抵抗化を図るために形成しているため、他の低抵抗材料に置き換えられる場合や、メタルゲート電極のみで低抵抗を実現できる場合には、このポリシリコン膜は省略しても構わない。
（第２の実施形態）
次に、本発明の第２の実施形態のＣＭＩＳＦＥＴの製造方法について説明する。本実施形態は、ｎＭＩＳ領域上の第一のポリシリコン膜とｐＭＩＳ領域上の第二のポリシリコン膜との上面が同一平面をなすように平坦化を行う際、第１の実施形態のＣＭＰ技術による平坦化に換えて、エッチバック技術を用いることを特徴とする。それ以外の製造工程、膜の材料及び構造については、前述の第１の実施形態の図２（ａ）までは同様であるので、ここでは重複する部分の説明は省略する。
次に、本発明の第２の実施形態のＣＭＩＳＦＥＴの製造方法について説明する。本実施形態は、ｎＭＩＳ領域上の第一のポリシリコン膜とｐＭＩＳ領域上の第二のポリシリコン膜との上面が同一平面をなすように平坦化を行う際、第１の実施形態のＣＭＰ技術による平坦化に換えて、エッチバック技術を用いることを特徴とする。それ以外の製造工程、膜の材料及び構造については、前述の第１の実施形態の図２（ａ）までは同様であるので、ここでは重複する部分の説明は省略する。
第二のポリシリコン膜１０を形成した後、図３（ａ）に示すように、例えば、塗布法等により第二のポリシリコン膜１０上にレジスト１２を形成する。続いて、図３（ｂ）に示すように、レジスト１２、第二のポリシリコン膜１０とタングステン膜９をエッチバックすることにより平坦化を行う。
すなわち、本実施形態のエッチバック技術を用いて平坦化を行う場合には、レジスト１２、第二のポリシリコン膜１０とタングステン膜９のエッチングレートが等しくなるようなエッチング条件をガスの選択等により行うことが望ましい。
その後、図３（ｃ）に示すように、ｎＭＩＳ、ｐＭＩＳのゲート構造のパターニングを行った後、ｐＭＩＳ領域の第二のポリシリコン膜１０、タングステン膜９、ゲート絶縁膜５、及びｎＭＩＳ領域の第一のポリシリコン膜７、チタンナイトライド膜６、ゲート絶縁膜５を順次、異方性エッチングすることでゲート配線を完成する。
上記の第２の実施形態においても、第１の実施形態と同様の効果が得られる。
なお、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。例えば、上記実施形態ではＮ型ＭＩＳＦＥＴのメタルゲート電極材料を第一のゲート材料としてＰ型ＭＩＳＦＥＴのメタルゲート電極材料よりも先に形成しているが、この順番を逆にしてＰ型ＭＩＳＦＥＴのメタルゲート電極を先に形成しても構わない。
１、１０１ シリコン基板
２、１０２ ＳＴＩ
３、１０３ ｐウェル
４、１０４ ｎウェル
５、１０５ ゲート絶縁膜
６、１０６ チタンナイトライド膜
７、１０、１１４ ポリシリコン膜
８、１１、１２、１０８、１１１、１１５ レジスト
９、１０９ タングステン膜
１０７、１１０ シリコンナイトライド膜
２、１０２ ＳＴＩ
３、１０３ ｐウェル
４、１０４ ｎウェル
５、１０５ ゲート絶縁膜
６、１０６ チタンナイトライド膜
７、１０、１１４ ポリシリコン膜
８、１１、１２、１０８、１１１、１１５ レジスト
９、１０９ タングステン膜
１０７、１１０ シリコンナイトライド膜
Claims (5)
- 半導体基板の主面に素子分離領域で絶縁分離されたｐＭＩＳ及びｎＭＩＳ領域を形成する工程と、
前記ｐＭＩＳ及びｎＭＩＳ領域上にゲート絶縁膜を形成する工程と、
前記ｐＭＩＳ及びｎＭＩＳ領域の前記ゲート絶縁膜上に第一のゲート電極材料膜を形成する工程と、
前記ｐＭＩＳ及びｎＭＩＳ領域のうちの一方の領域上の前記第一のゲート電極材料膜を除去する工程と、
前記第一の電極材料膜上及び前記第一方の領域上に前記第一のゲート電極材料膜と異なる第二のゲート電極材料を形成する工程と、
前記ｐＭＩＳ及びｎＭＩＳ領域のうちの他方の領域上の前記第二のゲート電極材料膜を平坦化技術により除去し、前記一方の領域上に前記第一のゲート電極材料膜を設け、前記他方の領域上に前記第二のゲート電極材料膜を設ける工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記第二のゲート電極材料膜の平坦化技術による除去工程は、ＣＭＰであることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第二のゲート電極材料膜の平坦化技術による除去工程は、エッチバックであることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記ゲート絶縁膜は、少なくとも高誘電体絶縁膜を含む構造を有していることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第一及び第二のゲート電極材料膜のうちの少なくとも一方は、二種類以上の異なる材料の積層構造であることを特徴とする請求項１記載の半導体装置の製造方法。
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|---|---|---|---|
| JP2008010344A JP2009170841A (ja) | 2008-01-21 | 2008-01-21 | 半導体装置の製造方法 |
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| US6972224B2 (en) * | 2003-03-27 | 2005-12-06 | Freescale Semiconductor, Inc. | Method for fabricating dual-metal gate device |
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-
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2009
- 2009-01-16 US US12/355,144 patent/US7875512B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
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