KR100632618B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, Ta2O5를 게이트 산화막으로 사용하는 게이트 전극 형성 공정에 있어서, WNx막을 반응 방지막이나 게이트 전극으로 사용하고, 열처리를 실시하여 질소를 Ta2O5막에 트랩(Trap)시킴으로 누설 전류(Leakage Current) 특성과 브레이크 다운(Breakdown) 특성을 향상시킬 수 있는 반도체 소자의 게이트 전극 형성 방법이 개시된다.
Ta2O5 게이트 산화막, 반응 방지막, WNx
Description
도 1은 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법의 제 1 실시예를 설명하기 위하여 도시한 단면도.
도 2는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법의 제 2 실시예를 설명하기 위하여 도시한 단면도.
도 3a 및 도 3b는 열처리 전과 후에 따라 반응 방지막의 물질 대한 전기적 브레이크다운 특성을 비교하기 위하여 도시한 특성 그래프
도 4a 및 도 4b는 열처리 후 WNx 및 TiN 반응 방지막 특성을 비교하기 위하여 도시한 TEM 사진.
<도면의 주요 부분에 대한 부호 설명>
1, 11, 21, 31 : 반도체 기판 2, 12 : 게이트 산화막
3 : 반응 방지막 4, 14 : 메탈 게이트 전극
22, 32 : Ta2O5 막 23 : TiN막
24 : W막 33 : WNx막
A, A' : WNx막 특성 곡선 B, B' : W막 특성 곡선
C, C' : PVD TiN막 특성 곡선 D, D' : CVD TiN막 특성 곡선
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 특히 게이트 산화막을 SiO2막 대신에 유전율이 높은 물질로 대체하면서, 게이트 전극을 폴리실리콘 대신에 메탈을 이용하여 형성하는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
또한, 다지인 룰의 축소에 따른 RC 딜레이(Delay) 및 폴리 디플리션(Depletion) 문제를 해결하고, NMOS, PMOS 트랜지스터를 낮은 전압에서 동시에 구동하기 위하여 저저항 게이트 전극으로 메탈을 사용하려는 많은 연구 결과가 발표되고 있다. 그러나, 게이트 산화막이 점차 박막화 되며 3.0nm 이하의 SiO2과 대응하는 막두께(Equivalent Thickness)를 갖는 산화막이 요구됨에 따라 기존의 유전체(Dielectric) 물질로는 누설 전류 특성을 만족할 수 없게 된다. 따라서, 유전 율이 높은 물질로 SiO2막을 대체하고 폴리실리콘 대신 메탈을 게이트 전극으로 사용하는 구조에 대해 요구가 높아지고 있으나 메탈과 산화막과의 반응을 효과적으로 억제하며 동시에 전기적 특성을 만족하는 게이트 형성 공정에 대한 연구가 아직 충분히 이루어지고 있지 않다.
따라서, 본 발명은 게이트 산화막으로 유전율이 SiO2막의 6배 이상되는 Ta2O5막을 이용하고, 반응 방지막 또는 게이트 메탈 전극으로 WNx막을 이용하므로써 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 게이트 전극 형성 방법의 제 1 실시예는 반도체 기판 상부에 게이트 산화막을 형성하는 단계, 게이트 산화막 상에 WNx막을 이용하여 반응 방지막을 형성하는 단계 및 텅스텐 등을 이용한 금속 물질로 게이트 전극을 형성한 후 열처리하는 단계를 포함하여 이루어진다.
상기의 단계에서, 게이트 산화막은 6 내지 10nm 정도 두께의 Ta2O5막으로 형성한다.
WNx막은 5 내지 40nm의 두께로 형성한다.
열처리는 질소 분위기에서 800 내지 950℃범위의 온도로 10 내지 60초 동안 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 제 1실시예를 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법의 제 1 실시예를 설명하기 위하여 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(1) 상에 Ta2O5막을 이용하여 게이트 산화막(2)을 형성한다.
게이트 산화막(2)은 Ta2O5막은 6 내지 10nm의 두께로 형성한 후, 750 내지 850℃ 범위의 온도에서 산소분위기로 열처리를 실시하여 형성한다.
이후, 게이트 산화막(2) 상부에 WNx막을 5 내지 40nm의 두께로 형성하여 반응 방지막(3)형성한다. 반응 방지막(3) 상에 텅스텐(W)을 이용하여 메탈 게이트 전극(4)을 형성하고 패터닝한 뒤, 800 내지 950℃ 범위의 온도에서 질소 분위기로 10 내지 60초 동안 열처리를 실시한다.
열처리는 반응 방지막으로의 WNx막 특성을 향상시켜주며, Ta2O5막에 질소를 트랩시켜 누설 전류 특성 및 브레이크다운 특성을 향상시킨다.
본 발명에 따른 반도체 소자의 게이트 전극 형성 방법의 제 2 실시예는 반도 체 기판 상부에 게이트 산화막을 형성하는 단계 및 게이트 산화막 상에 WNx막을 이용하여 게이트 전극을 형성한 후 열처리하는 단계를 포함하여 이루어진다.
상기의 단계에서, 게이트 산화막은 6 내지 10nm 정도 두께의 Ta2O5막으로 형성한다.
WNx막은 5 내지 40nm의 두께로 형성한다.
열처리는 질소 분위기에서 800 내지 950℃범위의 온도로 10 내지 60초 동안 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 제 2 실시예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법의 제 2 실시예을 설명하기 위하여 도시한 단면도이다.
도 2를 참조하면, 반도체 기판(11) 상에 Ta2O5막을 이용하여 게이트 산화막(12)을 형성한다.
게이트 산화막(12)은 Ta2O5막은 6 내지 10nm의 두께로 형성한 후, 750 내지 850℃ 범위의 온도에서 산소분위기로 열처리를 실시하여 형성한다.
이후, 게이트 산화막(12) 상부에 WNx막을 5 내지 40nm의 두께로 형성하여 메탈 게이트 전극(14)을 형성하고 패터닝한 뒤, 800 내지 950℃ 범위의 온도에서 질소 분위기로 10 내지 60초 동안 열처리를 실시한다. 메탈 게이트 전극(14)으로 형성된 WNx막은 반응 방지막으로서의 역할도 한다.
열처리는 반응 방지막으로의 WNx막 특성을 향상시켜주며, Ta2O5막에 질소를 트랩시켜 누설 전류 특성 및 브레이크다운 특성을 향상시킨다.
도 3a 및 도 3b는 열처리 전과 후에 따라 반응 방지막의 물질에 대한 전기적 브레이크다운 특성을 비교하기 위하여 도시한 특성 그래프이다. 열처리는 900℃의 온도로 실시한다. 도면 부호 A 및 A'는 WNx막의 특성 곡선이고, 도면 부호 B 및 B'는 W막의 특성곡선이며, 도면 부호 C 및 C'는 PVD법으로 형성한 TiN막의 특성 곡선이고, 도면 부호 D, D'는 CVD법으로 형성한 TiN막으 특성 곡선이다.
도 3a를 참조하면, 열처리를 실시하기 전에는 본 발명에 따른 WNx막의 브레이크 다운 특성(A)이 다른 막(B, C 및 D)의 브레이크다운 특성에 비해 약간 우수하거나 비슷하다.
도 3b를 참조하면, 900℃에서 열처리를 실시한 후 각각의 막에 대한 브레이크다운 특성을 측정해 본 결과, WNx막의 브레이크다운 특성(A')이 다른 막의 브레이크 다운 특성(B', C' 및 D')보다 우수한 것을 알 수 있다.
즉, 보통의 반응 방지막은 열처리시 특성이 열화되는 경향이 있으나, WNx막은 후속 열처리시 오히려 반응 방지막의 특성이 향상되는 이점을 가지고 있다. 따라서, 후속 열공정 시 전극과 게이트 산화막 사이에 반응 방지막으로써 우수한 특성을 갖는 WNx막을 인-시튜로 형성할 수 있다. 또한, 후속 열공정 온도가 낮은 경 우에는 전극을 증착한 후 인위적은 후속 고온 열처리를 실시하여 WNx막의 반응 방지막 특성을 향상시킬 수 있다.
도 4a 및 도 4b는 열처리 후 WNx 및 TiN 반응 방지막 특성을 비교하기 위하여 도시한 TEM 사진이다.
도 4a를 참조하면, 메탈 전극으로 형성한 W막(24) 하부에, 반응 방지막으로 TiN막(23)을 사용한 경우 Ta2O5막(22)이 후속 공정의 영향을 받아 변형되어 있다.
도 4b를 참조하면, 반도체 기판(31) 상에 Ta2O5막(32)을 형성하고, WNx막(33)을 메탈 게이트 전극이나 반응 방지막으로 형성한 경우, Ta2O5막은 후속 공정의 영향을 거의 받지 않아 그대로 유지되고 있다.
상술한 바와 같이, 본 발명은 게이트 산화막으로 Ta2O5막을 이용하고, WNx막을 이용하여 반응 방지막 또는 반응 방지막을 포함한 메탈 게이트 전극을 형성하므로써 반도체 소자의 전기적 특성을 향상시키는 효과가 있다.
Claims (8)
- 반도체 기판 상부에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 WNx으로 반응 방지막을 형성하는 단계;상기 반응 방지막 상에 텅스텐으로 게이트 전극을 형성하는 단계; 및상기 게이트 산화막에 질소를 트랩시키기 위하여 열처리를 실시하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 게이트 산화막은 6 내지 10nm 정도 두께의 Ta2O5막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 WNx막은 5 내지 40nm의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 열처리는 질소 분위기에서 800 내지 950℃범위의 온도로 10 내지 60초 동안 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 반도체 기판 상부에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 WNx으로 게이트 전극을 형성하는 단계; 및상기 게이트 산화막이 질소가 트랩되도록 열처리를 실시하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 5 항에 있어서,상기 게이트 산화막은 6 내지 10nm 정도 두께의 Ta2O5막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 5 항에 있어서,상기 WNx막은 5 내지 40nm의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 5 항에 있어서,상기 열처리는 질소 분위기에서 800 내지 950℃범위의 온도로 10 내지 60초 동안 실시하는 반도체 소자의 게이트 전극 형성 방법.
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