JP2007073917A - 半導体装置及び半導体装置の抵抗低減方法 - Google Patents

Abstract

【課題】
単にゲート電極を２層構造とするだけでなく、ゲート電極の幅を最適化することにより見かけ上の抵抗値を小さくすることが必要であるが、界面抵抗の影響を加味したMOS型電界効果トランジスタの設計指針については、従来は全く示されていなかった。
【解決手段】
第１のゲート電極層と第２のゲート電極層とが半導体基板側から順次積層して形成された２層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置において、前記第１のゲート電極層と前記第２のゲート電極層との界面の単位面積当たりの界面抵抗をＲｉ、前記第２のゲート電極層のシート抵抗をＲｓ、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をＷとしたとき、Ｗｍ＝（３Ｒｉ／Ｒｓ）^１／２として、（Ｗｍ／２）＜Ｗ＜（４・Ｗｍ）である。
【選択図】 図２

Description

本発明は、MOS型電界効果トランジスタを構成要素とする半導体装置に関し、特にそのMOS型電界効果トランジスタの構造及びその設計方法に関する。

MOS型電界効果トランジスタは、現在の半導体装置、特に半導体集積回路の中核をなすものであり、デジタル用途及びアナログ用途として広く用いられている。いずれの用途においても、MOS型電界効果トランジスタを高速で動作させることが要求されており、そのためにはこれに付随する寄生抵抗を減少させることが必要である。

寄生抵抗の一つとして、MOS型電界効果トランジスタの構成要素であるゲート電極の抵抗がある。一般に、最も良好なトランジスタ特性を得ることができるゲート電極として知られる材料は多結晶シリコンであるが、その抵抗率は低くないため、これを用いたゲート電極の抵抗は充分低くはならない。そのため、高速動作が要求される場合にはゲート電極の抵抗を減少させるために、ゲート電極を２層構造とした構造が用いられている。この場合、半導体基板に近い側に多結晶シリコン層が形成され、この上に多結晶シリコン層よりも小さい抵抗率を持つチタンシリサイドやコバルトシリサイド等のシリサイド層が形成された２層構造が用いられる（例えば特許文献１を参照）。この２層構造にすることにより、単層の多結晶シリコンを用いたゲート電極の場合よりもゲート電極の抵抗を小さくすることができる。これにより高速動作が可能な半導体装置を得ることができ、特にデジタル用途の半導体装置においてこの構造のMOS型電界効果トランジスタは広く用いられている。
特開平８−３７３０１

しかしながら、MOS型電界効果トランジスタをアナログ用途で用いた場合、特に高周波の微小信号を扱う場合には、前記の２層構造を用いた場合でもそのゲート抵抗の低減は不充分である。この用途の場合には、半導体装置の各部で発生する熱ノイズが問題になる。ゲート電極の抵抗により熱ノイズが発生し、微小信号がこのノイズによって判別できなくなる場合が、前記の２層構造のゲート電極を用いた場合においても生ずる。そのため、この用途に用いる場合にはゲート電極の抵抗をさらに下げることが必要である。

一方、２層構造のゲート電極の抵抗により発生する熱ノイズは、ゲート電極の見かけ上の抵抗値で決まる。ここで、見かけ上の抵抗値とは、多結晶シリコンの抵抗とシリサイドの抵抗に加えて、多結晶シリコンとシリサイド界面の界面抵抗にも依存する。この界面抵抗とは、多結晶シリコンとシリサイドの界面の状態によって生じ、この界面に垂直な方向の電気伝導を阻害する要因が存在するために発生する抵抗成分である。多結晶シリコン層やシリサイド層の抵抗が低くとも、この界面抵抗が大きければ熱ノイズは大きくなる。このような場合、見かけ上のゲート抵抗値は例えばゲート電極の幅にも依存する。従って、単にゲート電極を２層構造とするだけでなく、ゲート電極の幅を最適化することにより見かけ上の抵抗値を小さくすることが必要であるが、界面抵抗の影響を加味したMOS型電界効果トランジスタの設計指針については、従来は全く示されていなかった。

本発明は斯かる問題点に鑑みてなされたものであり、その目的とするところは、ゲート電極の抵抗が小さい半導体装置及び半導体装置の抵抗低減方法を提供することにある。

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
請求項１記載の発明の要旨は、第１のゲート電極層と第２のゲート電極層とが形成された２層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置において、前記第１のゲート電極層と前記第２のゲート電極層との界面の単位面積当たりの界面抵抗をＲｉ、前記第２のゲート電極層のシート抵抗をＲｓ、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をＷとしたとき、Ｗｍ＝（３Ｒｉ／Ｒｓ）^１／２として、（Ｗｍ／２）＜Ｗ＜（４・Ｗｍ）であることを特徴とする半導体装置に存する。
請求項２記載の発明の要旨は、第１のゲート電極層と第２のゲート電極層とが形成された２層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置において、前記第１のゲート電極層と前記第２のゲート電極層との界面の単位面積当たりの界面抵抗をＲｉ、前記第２のゲート電極層のシート抵抗をＲｓ、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をＷとしたとき、Ｗｍ＝（３Ｒｉ／Ｒｓ）^１／２として、（Ｗｍ／２）＜Ｗ＜（２・Ｗｍ）であることを特徴とする半導体装置に存する。
請求項３記載の発明の要旨は、前記第１のゲート電極層は多結晶シリコン又は多結晶シリコン・ゲルマニウム合金からなることを特徴とする請求項１又は２に記載の半導体装置に存する。
請求項４記載の発明の要旨は、前記第２のゲート電極層はシリコン及びシリコン・ゲルマニウム合金のいずれか一方と金属との化合物からなることを特徴とする請求項１及至３のいずれかに記載の半導体装置に存する。
請求項５記載の発明の要旨は、前記金属はチタン、コバルト、ニッケル及びタングステンのうちのいずれかであることを特徴とする請求項４に記載の半導体装置に存する。
請求項６記載の発明の要旨は、前記半導体基板はガラス基板上に形成された多結晶シリコンで構成されていることを特徴とする請求項１及至５のいずれかに記載の半導体装置に存する。
請求項７記載の発明の要旨は、第１のゲート電極層と第２のゲート電極層とが形成された２層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置の抵抗低減方法において、前記第１のゲート電極層と前記第２のゲート電極層との界面の単位面積当たりの界面抵抗をＲｉ、前記第２のゲート電極層のシート抵抗をＲｓ、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をＷとしたとき、Ｗｍ＝（３Ｒｉ／Ｒｓ）^１／２として、（Ｗｍ／２）＜Ｗ＜（４・Ｗｍ）の関係を満たすように設定することを特徴とする半導体装置の抵抗低減方法に存する。
請求項８記載の発明の要旨は、第１のゲート電極層と第２のゲート電極層とが形成された２層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置の抵抗低減方法において、前記第１のゲート電極層と前記第２のゲート電極層との界面の単位面積当たりの界面抵抗をＲｉ、前記第２のゲート電極層のシート抵抗をＲｓ、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をＷとしたとき、Ｗｍ＝（３Ｒｉ／Ｒｓ）^１／２として、（Ｗｍ／２）＜Ｗ＜（２・Ｗｍ）の関係を満たすように設定することを特徴とする半導体装置の抵抗低減方法に存する。

本発明は以上のように構成されているので、MOS型電界効果トランジスタにおけるゲート幅を最適化することによって、ゲート抵抗を減少させることができる。従って、高周波の微小な信号を扱うことのできる半導体装置を提供することができる。

以下、本発明の実施の形態について説明する。

本発明は、第１のゲート電極層と第２のゲート電極層とが半導体基板側から順次積層して形成された２層構造のゲート電極を有し、高周波で動作するMOS型電界効果トランジスタを有する半導体装置において、そのゲート電極の見かけの抵抗値を低くするためのMOS型電界効果トランジスタの設計指針を示すものであり、特にこのために最適なゲート電極の幅を最適化したものを提供する。具体的には、前記第１のゲート電極層と前記第２のゲート電極層との界面の単位面積当たりの界面抵抗をＲｉ、前記第２のゲート電極層のシート抵抗をＲｓ、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をＷとしたとき、Ｗｍ＝（３Ｒｉ／Ｒｓ）^１／２として、（Ｗｍ／２）＜Ｗ＜（４・Ｗｍ）とする。または、（Ｗｍ／２）＜Ｗ＜（２・Ｗｍ）とする。

図１は、本発明の半導体装置が有するMOS型電界効果トランジスタを上から見た平面図であり、１０はゲート電極、２０はゲートコンタクト、３０はソース、４０はドレインであり、以上はシリコン基板（図示せず）上に形成されている。

シリコン基板はシリコン単結晶であり、Ｎチャネル型電界効果トランジスタの場合にはＰ型が用いられ、Ｐチャネル型電界効果トランジスタの場合にはＮ型が用いられる。

ゲート電極１０はソース３０、ドレイン４０間の電流を制御するための電極であり、その構造は後述するように２層構造となっている。

ゲートコンタクト２０は、ゲート電極１０と配線（図示せず）との接続部分であり、ここからこのMOS型電界効果トランジスタを駆動する高周波がゲート電極１０に印可される。

ソース３０、ドレイン４０は、Ｎチャネル型電界効果トランジスタの場合には前記シリコン基板にＮ型不純物（例えばリン、砒素等）が拡散されて形成され、Ｐチャネル型電界効果トランジスタの場合には前記シリコン基板にＰ型不純物（例えば硼素等）が拡散されて形成される。

Ｌはチャネル長であり、ソース３０とドレイン４０間のゲート電極１０の幅に等しい。本発明が適用されるMOS型電界効果トランジスタにおける具体的なＬの値としては０．１μｍ程度である。Ｗは後述するゲート幅である。

図１におけるＡ−Ａ’方向の断面図が図２である。図において、１１は第１のゲート電極層である多結晶シリコン層、１２は第２のゲート電極層であるシリサイド層であり、これらが積層されて２層構造のゲート電極１０を構成している。５０は素子分離領域、６０はゲート絶縁膜である。また、同図中、ゲートコンタクト２０に抵抗Ｒｃ、シリサイド層１２に抵抗Ｒｓ、多結晶シリコン層１１に抵抗Ｒｐ、シリサイド層１２と多結晶シリコン層１１の界面に抵抗Ｒｉ、ゲートとシリコン基板間に容量Ｃｇ、ゲート下のチャネル部に抵抗Ｒｃｈが存在すると考えることができる。

第１のゲート電極層である多結晶シリコン層１１は、通常は燐や砒素がドープされることによって電気伝導性をもつ。多結晶シリコンの抵抗率は小さくないため、通常はこの層のシート抵抗は数百Ω程度である。ここで、シート抵抗とは、電流が流れる方向の長さと、これに垂直な方向の幅とが等しい場合の抵抗値である。

第２のゲート電極層であるシリサイド層１２は、例えばコバルトシリサイド（コバルトとシリコンの化合物）からなる。この層は、ゲート電極１０の抵抗を下げるために形成されており、シリサイドは小さな抵抗率をもつため、通常はこの層のシート抵抗は１０Ω以下と、前記第１のゲート電極層よりも小さい。

素子分離領域５０は、チャネルの幅を限定するための層で、厚いシリコン酸化層で構成される。電界効果トランジスタの動作上、キャリアが動く部分（チャネル）はソース３０とドレイン４０間であるので、図１においては、キャリアは左右の方向に距離Ｌだけ動く。図２においては、キャリアの動く方向は紙面と垂直の方向となり、キャリアが動く領域（チャネル）はソース３０とドレイン４０の間のＬ×Ｗの領域である。チャネルの幅は二つの素子分離領域５０に挟まれた部分の幅Ｗであり、以下ではこれをゲート幅と呼称する。

ゲート絶縁膜６０は、薄いシリコン酸化膜であり、これを介してチャネル部分にキャリアが誘起される。

図２の構造を図３に示すｎ段のラダーをもつ分布定数回路で近似することができる。ｎはある大きな整数である。ここでは、第２のゲート電極層であるシリサイド層１２のもつ抵抗、シリサイド層／多結晶シリコン層の界面抵抗、第１のゲート電極層である多結晶シリコン層１１のもつ抵抗、ゲート容量、チャネル抵抗をｎ分割して考えている。Ｒｐは多結晶シリコン層１１のシート抵抗（単位Ω）、Ｒｓはシリサイド層１２のシート抵抗（単位Ω）、Ｒｉは多結晶シリコン層１１とシリサイド層１２の単位面積当たりの界面抵抗（単位Ω・μｍ^２）、Ｒｃはゲートコンタクト２０のコンタクト抵抗（単位Ω）、Ｃｇは単位面積当たりのゲート容量（単位Ｆ／μｍ^２）、Ｒｃｈは単位チャネル幅当たりのチャネル抵抗（単位Ω・μｍ）とする。ただし、Ｒｃｈは一定の値ではなくチャネル長Ｌの関数である。また、図１に示すように、ゲート電極１０はチャネル以外の部分にも存在し（突き出し部）、この部分の抵抗も存在するが、この抵抗値はＲｃに含めて考えている。

多結晶シリコン層とシリサイド層の単位面積当たりの界面抵抗Ｒｉとは、この界面の単位面積当たりの抵抗である。これは、この界面の状態に起因して発生し、この界面を横切る電気伝導を阻害する電気抵抗成分である。例えばこれは、２層構造のゲート電極と同じ積層構造において、垂直方向の抵抗を測定し、多結晶シリコン層の抵抗とシリサイド層の抵抗を差し引くことによって算出できる。

図２におけるゲートコンタクト２０から高周波がこのゲート電極に印可された場合、ここから観測される見かけ上のゲート抵抗をＲｇとすると、Ｒｇは図３に示す分布定数回路から求めることができる。本発明の目的はＲｇを小さくすることである。ここで、一般に、多結晶シリコン層１１のシート抵抗はシリサイド層１２のシート抵抗よりも充分大きい、すなわちＲｐ＞＞Ｒｓであるため、Ｒｐは無視することができる。また、
２π×（Ｒｉ／ＷＬ＋Ｒｃ＋Ｒｃｈ／Ｗ）×Ｃｇ×周波数＜＜１
の関係がある場合には、ゲート抵抗Ｒｇは、以下の通りに近似できる。

例えば、ゲート長Ｌが０．１μｍ程度であり、周波数が１０ＧＨｚ以下である場合にはこの関係は満たされている。さらに、ゲート長Ｌが０．１μｍ程度以下であればＲｃｈも無視できる。

ここで、Ｒｇを最小にするＷの値であるＷｍは以下の式から、ｄＲｇ／ｄＷ＝０として求められる。

すなわち、Ｗｍ＝（３・Ｒｉ／Ｒｓ）^１／２となる。すなわち、このゲート幅のときに見かけ上のゲート抵抗Ｒｇを最小とすることができ、これによって発生する熱ノイズを最小にすることができる。

実際にMOS型電界効果トランジスタが用いられる半導体装置においては、ゲート幅Ｗはゲート抵抗値のみによって決定される量ではなく、他の要素からも決定すべき量であるため、ゲート幅Ｗを常にＷｍに設定することは困難である。しかしながら、この値でなくとも、ゲート幅ＷがＷｍに近ければこれに近い効果を得ることができ、同様にノイズの発生を小さくすることができる。具体的には、Ｗｍの１／２から４倍の範囲であればよい。さらに好ましくはＷｍの１／２から２倍の範囲であればよい。

以下に、本発明を実際のMOS型電界効果トランジスタについて適用した結果について説明する。

シリコン基板としては、Ｐ型の硼素を１０^１６ｃｍ^−３ドープしたものを用いた。

素子分離領域５０は０．２μｍの厚さのシリコン酸化膜で形成した。

第１のゲート電極層１１として、厚さ０．１μｍで砒素が１０^２１ｃｍ^−３だけドープされた多結晶シリコンでシート抵抗Ｒｐが５００Ωのものを用いた。第２のゲート電極層１２としてはシート抵抗Ｒｓが１０Ωのコバルトシリサイド（シリコンとコバルトの合金）を用いた。このとき、コバルトシリサイド層と多結晶シリコン層との界面の単位面積当たりの界面抵抗Ｒｉは２０Ω・μｍ^２であった。コンタクト抵抗Ｒｃは１Ωであった。

ゲート絶縁膜６０は、厚さ２．６ｎｍのシリコン酸化膜を用いた。

ソース３０及びドレイン４０は、前記シリコン基板に砒素を１０ｋｅＶで５×１０^１５ｃｍ^−２だけイオン注入することにより形成した。

ここで、ゲート長Ｌを０．１μｍとしたときにゲート幅Ｗを変えてゲート抵抗Ｒｇを測定した。ゲート抵抗Ｒｇはゲートコンタクト２０から測定した。図４は、これによって得られたゲート抵抗Ｒｇとゲート幅Ｗの関係である。

Ｒｇが最小となるゲート幅ＷはＷｍ＝（３Ｒｉ／Ｒｓ）^１／２となっているが、図４から求めたＷｍはこの通りに２．４４μｍであり、このときのＲｇは１６０Ω程度であった。従って、Ｗをこの値とすれば、Ｒｇによって発生する熱ノイズを最小にすることができる。しかしながら、実際の半導体集積回路においては、ゲート幅はゲート抵抗値の観点だけから決まるものではなく、他の要素も加味した上で決定されるため、ゲート幅を常にＷｍに設定することは困難である。一方、図４においてＲｇはＷが大きくなると急激に減少してＷｍで最小値をとり、さらにＷが大きくなると緩やかに増大している。このため、広い範囲のＷでＲｇを小さくすることができる。見かけ上のゲート抵抗値Ｒｇはその最小値の２倍程度以下とすることが好ましく、図４より、これに対応したＷの範囲としては、（Ｗｍ／２）＜Ｗ＜（４・Ｗｍ）となる。本実施例においては、これによりＲｇを３００Ω以下とすることができる。さらに好ましくは、（Ｗｍ／２）＜Ｗ＜（２・Ｗｍ）の範囲である。本実施例においては、これによりＲｇを２００Ω以下とすることができる。以上の範囲とすることにより、充分にＲｇを小さくすることができるために、ここで発生する熱ノイズを小さくすることができる。

以上の範囲に設定されたゲート幅をもつゲート電極によって、ゲート抵抗によって発生する発熱を抑制し、高周波の微小信号にも対応できるMOS型電界効果トランジスタを得ることができる。これを用いて良好な高周波特性を持つ半導体装置を得ることができる。

なお、一般の半導体集積回路は数多くのMOS型電界効果トランジスタを有しているが、そのうちの個々のMOS型電界効果トランジスタのゲート幅が上記の範囲に入っていれば好ましいが、すべてのMOS型電界効果トランジスタのゲート幅がこの範囲に入っている必要はない。特にゲート電極の抵抗値を低くする必要のある一部のMOS型電界効果トランジスタ、例えば特に微小な信号がゲートに入力するMOS型電界効果トランジスタのみのゲート幅がこの範囲に入っていても効果的である。

上記のＷの最適値を求めた方法の前提条件として、２層構造を有するゲート電極において、第２のゲート電極層のシート抵抗が第１のゲート電極層のシート抵抗よりも小さい（Ｒｐ＞＞Ｒｓ）ということがある。一般に２層構造のゲート電極は、第１のゲート電極層の材料のみでゲート電極が形成される場合よりも抵抗を小さくするために設けられるため、この条件は２層構造のゲート電極のほとんどの場合に満たされる。この条件を満たすものであれば、本発明に用いられるゲート電極の材料は、本実施例における多結晶シリコン（第１のゲート電極層）やコバルトシリサイド（第２のゲート電極層）に限られない。

第１のゲート電極層としては、良好なトランジスタ特性を得ることができる材料であればよく、多結晶シリコンの他に、例えばシリコン・ゲルマニウム合金を用いることができる。

第２のゲート電極層としては、第１のゲート電極層よりも充分小さな抵抗率をもった材料であればよく、本実施例におけるコバルトシリサイド（シリコンとコバルトの合金）の他に、コバルトに代えて例えばチタン、ニッケル及びタングステンのうちのいずれかの金属とシリコンとの合金であるシリサイド、すなわち、チタンシリサイド、ニッケルシリサイド及びタングステンシリサイドのうちのいずれかを用いることができる。また、上記の金属のいずれかと前記のシリコン・ゲルマニウム合金との合金を用いることもできる。

第２のゲート電極層は、第１のゲート電極層の上に以上の材料を積層して成膜して形成してもよいが、第１のゲート電極層の上に上記金属を成膜し、上記金属と第１のゲート電極層とを熱処理により反応させることにより上記の第２のゲート電極層の材料を第１のゲート電極層上に形成してもよい。

また、本実施例においては、MOS型電界効果トランジスタは単結晶のシリコン基板上に形成されたが、この基板としては、例えばガラス基板上に堆積させた多結晶シリコンを用いてもよい。この場合のMOS型電界効果トランジスタはいわゆる薄膜トランジスタである。

本発明の実施の形態における半導体装置のMOS型電界効果トランジスタの構成を示す平面図である。 本発明の実施の形態における半導体装置のMOS型電界効果トランジスタの構成を示す断面図である。 本発明の実施の形態における半導体装置のMOS型電界効果トランジスタのゲート周辺の等価回路を示す図である。 本発明の実施例におけるゲート抵抗とゲート幅の関係を示す図である。

符号の説明

１０ ゲート電極
１１ 第１のゲート電極層（多結晶シリコン層）
１２ 第２のゲート電極層（シリサイド層）
２０ ゲートコンタクト
３０ ソース
４０ ドレイン
５０ 素子分離領域
６０ ゲート絶縁膜

Claims (8)

1. 第１のゲート電極層と第２のゲート電極層とが形成された２層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置において、
   前記第１のゲート電極層と前記第２のゲート電極層との界面の単位面積当たりの界面抵抗をＲｉ、前記第２のゲート電極層のシート抵抗をＲｓ、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をＷとしたとき、Ｗｍ＝（３Ｒｉ／Ｒｓ）^１／２として、
   （Ｗｍ／２）＜Ｗ＜（４・Ｗｍ）
   であることを特徴とする半導体装置。
2. 第１のゲート電極層と第２のゲート電極層とが形成された２層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置において、
   前記第１のゲート電極層と前記第２のゲート電極層との界面の単位面積当たりの界面抵抗をＲｉ、前記第２のゲート電極層のシート抵抗をＲｓ、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をＷとしたとき、Ｗｍ＝（３Ｒｉ／Ｒｓ）^１／２として、
   （Ｗｍ／２）＜Ｗ＜（２・Ｗｍ）
   であることを特徴とする半導体装置。
3. 前記第１のゲート電極層は多結晶シリコン又は多結晶シリコン・ゲルマニウム合金からなることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第２のゲート電極層はシリコン及びシリコン・ゲルマニウム合金のいずれか一方と金属との化合物からなることを特徴とする請求項１及至３のいずれかに記載の半導体装置。
5. 前記金属はチタン、コバルト、ニッケル及びタングステンのうちのいずれかであることを特徴とする請求項４に記載の半導体装置。
6. 前記半導体基板はガラス基板上に形成された多結晶シリコンで構成されていることを特徴とする請求項１及至５のいずれかに記載の半導体装置。
7. 第１のゲート電極層と第２のゲート電極層とが形成された２層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置の抵抗低減方法において、
   前記第１のゲート電極層と前記第２のゲート電極層との界面の単位面積当たりの界面抵抗をＲｉ、前記第２のゲート電極層のシート抵抗をＲｓ、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をＷとしたとき、Ｗｍ＝（３Ｒｉ／Ｒｓ）^１／２として、
   （Ｗｍ／２）＜Ｗ＜（４・Ｗｍ）
   の関係を満たすように設定することを特徴とする半導体装置の抵抗低減方法。
8. 第１のゲート電極層と第２のゲート電極層とが形成された２層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置の抵抗低減方法において、
   前記第１のゲート電極層と前記第２のゲート電極層との界面の単位面積当たりの界面抵抗をＲｉ、前記第２のゲート電極層のシート抵抗をＲｓ、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をＷとしたとき、Ｗｍ＝（３Ｒｉ／Ｒｓ）^１／２として、
   （Ｗｍ／２）＜Ｗ＜（２・Ｗｍ）
   の関係を満たすように設定することを特徴とする半導体装置の抵抗低減方法。

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