JP2007073917A - 半導体装置及び半導体装置の抵抗低減方法 - Google Patents
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Abstract
単にゲート電極を2層構造とするだけでなく、ゲート電極の幅を最適化することにより見かけ上の抵抗値を小さくすることが必要であるが、界面抵抗の影響を加味したMOS型電界効果トランジスタの設計指針については、従来は全く示されていなかった。
【解決手段】
第1のゲート電極層と第2のゲート電極層とが半導体基板側から順次積層して形成された2層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置において、前記第1のゲート電極層と前記第2のゲート電極層との界面の単位面積当たりの界面抵抗をRi、前記第2のゲート電極層のシート抵抗をRs、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をWとしたとき、Wm=(3Ri/Rs)1/2として、(Wm/2)<W<(4・Wm)である。
【選択図】 図2
Description
請求項1記載の発明の要旨は、第1のゲート電極層と第2のゲート電極層とが形成された2層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置において、前記第1のゲート電極層と前記第2のゲート電極層との界面の単位面積当たりの界面抵抗をRi、前記第2のゲート電極層のシート抵抗をRs、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をWとしたとき、Wm=(3Ri/Rs)1/2として、(Wm/2)<W<(4・Wm)であることを特徴とする半導体装置に存する。
請求項2記載の発明の要旨は、第1のゲート電極層と第2のゲート電極層とが形成された2層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置において、前記第1のゲート電極層と前記第2のゲート電極層との界面の単位面積当たりの界面抵抗をRi、前記第2のゲート電極層のシート抵抗をRs、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をWとしたとき、Wm=(3Ri/Rs)1/2として、(Wm/2)<W<(2・Wm)であることを特徴とする半導体装置に存する。
請求項3記載の発明の要旨は、前記第1のゲート電極層は多結晶シリコン又は多結晶シリコン・ゲルマニウム合金からなることを特徴とする請求項1又は2に記載の半導体装置に存する。
請求項4記載の発明の要旨は、前記第2のゲート電極層はシリコン及びシリコン・ゲルマニウム合金のいずれか一方と金属との化合物からなることを特徴とする請求項1及至3のいずれかに記載の半導体装置に存する。
請求項5記載の発明の要旨は、前記金属はチタン、コバルト、ニッケル及びタングステンのうちのいずれかであることを特徴とする請求項4に記載の半導体装置に存する。
請求項6記載の発明の要旨は、前記半導体基板はガラス基板上に形成された多結晶シリコンで構成されていることを特徴とする請求項1及至5のいずれかに記載の半導体装置に存する。
請求項7記載の発明の要旨は、第1のゲート電極層と第2のゲート電極層とが形成された2層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置の抵抗低減方法において、前記第1のゲート電極層と前記第2のゲート電極層との界面の単位面積当たりの界面抵抗をRi、前記第2のゲート電極層のシート抵抗をRs、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をWとしたとき、Wm=(3Ri/Rs)1/2として、(Wm/2)<W<(4・Wm)の関係を満たすように設定することを特徴とする半導体装置の抵抗低減方法に存する。
請求項8記載の発明の要旨は、第1のゲート電極層と第2のゲート電極層とが形成された2層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置の抵抗低減方法において、前記第1のゲート電極層と前記第2のゲート電極層との界面の単位面積当たりの界面抵抗をRi、前記第2のゲート電極層のシート抵抗をRs、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をWとしたとき、Wm=(3Ri/Rs)1/2として、(Wm/2)<W<(2・Wm)の関係を満たすように設定することを特徴とする半導体装置の抵抗低減方法に存する。
2π×(Ri/WL+Rc+Rch/W)×Cg×周波数<<1
の関係がある場合には、ゲート抵抗Rgは、以下の通りに近似できる。
11 第1のゲート電極層(多結晶シリコン層)
12 第2のゲート電極層(シリサイド層)
20 ゲートコンタクト
30 ソース
40 ドレイン
50 素子分離領域
60 ゲート絶縁膜
Claims (8)
- 第1のゲート電極層と第2のゲート電極層とが形成された2層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置において、
前記第1のゲート電極層と前記第2のゲート電極層との界面の単位面積当たりの界面抵抗をRi、前記第2のゲート電極層のシート抵抗をRs、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をWとしたとき、Wm=(3Ri/Rs)1/2として、
(Wm/2)<W<(4・Wm)
であることを特徴とする半導体装置。 - 第1のゲート電極層と第2のゲート電極層とが形成された2層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置において、
前記第1のゲート電極層と前記第2のゲート電極層との界面の単位面積当たりの界面抵抗をRi、前記第2のゲート電極層のシート抵抗をRs、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をWとしたとき、Wm=(3Ri/Rs)1/2として、
(Wm/2)<W<(2・Wm)
であることを特徴とする半導体装置。 - 前記第1のゲート電極層は多結晶シリコン又は多結晶シリコン・ゲルマニウム合金からなることを特徴とする請求項1又は2に記載の半導体装置。
- 前記第2のゲート電極層はシリコン及びシリコン・ゲルマニウム合金のいずれか一方と金属との化合物からなることを特徴とする請求項1及至3のいずれかに記載の半導体装置。
- 前記金属はチタン、コバルト、ニッケル及びタングステンのうちのいずれかであることを特徴とする請求項4に記載の半導体装置。
- 前記半導体基板はガラス基板上に形成された多結晶シリコンで構成されていることを特徴とする請求項1及至5のいずれかに記載の半導体装置。
- 第1のゲート電極層と第2のゲート電極層とが形成された2層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置の抵抗低減方法において、
前記第1のゲート電極層と前記第2のゲート電極層との界面の単位面積当たりの界面抵抗をRi、前記第2のゲート電極層のシート抵抗をRs、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をWとしたとき、Wm=(3Ri/Rs)1/2として、
(Wm/2)<W<(4・Wm)
の関係を満たすように設定することを特徴とする半導体装置の抵抗低減方法。 - 第1のゲート電極層と第2のゲート電極層とが形成された2層構造のゲート電極を有するMOS型電界効果トランジスタを有する半導体装置の抵抗低減方法において、
前記第1のゲート電極層と前記第2のゲート電極層との界面の単位面積当たりの界面抵抗をRi、前記第2のゲート電極層のシート抵抗をRs、前記MOS型電界効果トランジスタにおけるチャネルと垂直方向における前記ゲート電極の幅をWとしたとき、Wm=(3Ri/Rs)1/2として、
(Wm/2)<W<(2・Wm)
の関係を満たすように設定することを特徴とする半導体装置の抵抗低減方法。
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