JP2001127158A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001127158A JP2001127158A JP2000226435A JP2000226435A JP2001127158A JP 2001127158 A JP2001127158 A JP 2001127158A JP 2000226435 A JP2000226435 A JP 2000226435A JP 2000226435 A JP2000226435 A JP 2000226435A JP 2001127158 A JP2001127158 A JP 2001127158A
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Abstract
(57)【要約】
【課題】 ポリメタルゲート電極における分布界面抵抗
の影響を低減することにより、ＭＯＳトランジスタの動
作速度を向上させる。 【解決手段】 シリコン基板１００の上には、ゲート絶
縁膜１０２を介してポリメタルゲート電極１０３が形成
されている。ポリメタルゲート電極１０３は、下層のポ
リシリコン膜１０４と、窒化タングステン膜からなるバ
リアメタル層１０５と、タングステン膜からなる上層の
金属膜１０６とからなる。ポリメタルゲート電極１０３
の上に堆積された層間絶縁膜１１０ｎに形成されたコン
タクトホール１１１にはプラグ１１２が埋め込まれてい
る。プラグ１１２の下端部は、金属膜１０６におけるコ
ンタクトホール１１１に露出する側面、バリアメタル層
１０５におけるコンタクトホール１１１に露出する側面
及びポリシリコン膜１０４の上面とそれぞれ接続してい
る。
の影響を低減することにより、ＭＯＳトランジスタの動
作速度を向上させる。 【解決手段】 シリコン基板１００の上には、ゲート絶
縁膜１０２を介してポリメタルゲート電極１０３が形成
されている。ポリメタルゲート電極１０３は、下層のポ
リシリコン膜１０４と、窒化タングステン膜からなるバ
リアメタル層１０５と、タングステン膜からなる上層の
金属膜１０６とからなる。ポリメタルゲート電極１０３
の上に堆積された層間絶縁膜１１０ｎに形成されたコン
タクトホール１１１にはプラグ１１２が埋め込まれてい
る。プラグ１１２の下端部は、金属膜１０６におけるコ
ンタクトホール１１１に露出する側面、バリアメタル層
１０５におけるコンタクトホール１１１に露出する側面
及びポリシリコン膜１０４の上面とそれぞれ接続してい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコンを主成分
とするシリコン含有材料、例えばポリシリコン又はアモ
ルファスシリコンからなる下層膜と、金属からなる上層
膜とを有するゲート電極を備えた半導体装置及びその製
造方法に関する。
とするシリコン含有材料、例えばポリシリコン又はアモ
ルファスシリコンからなる下層膜と、金属からなる上層
膜とを有するゲート電極を備えた半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳトランジスタにおいては、
ゲート電極はポリシリコン膜により形成されていた。
ゲート電極はポリシリコン膜により形成されていた。
【０００３】ところが、ＬＳＩの超微細化及び高速化に
進展に伴って、ＭＯＳトランジスタのゲート電極の低抵
抗化の要求が大きくなってきた。
進展に伴って、ＭＯＳトランジスタのゲート電極の低抵
抗化の要求が大きくなってきた。
【０００４】そこで、ゲート電極の低抵抗化を図るため
に、ゲート電極として、下層のポリシリコンと上層の金
属膜との積層膜からなるポリメタルゲート電極を用いる
技術が提案されている（IEEE Transactions Electron D
evices, ED-43,1864 (1996)等）。
に、ゲート電極として、下層のポリシリコンと上層の金
属膜との積層膜からなるポリメタルゲート電極を用いる
技術が提案されている（IEEE Transactions Electron D
evices, ED-43,1864 (1996)等）。
【０００５】タングステン膜の抵抗値は低くて、タング
ステンシリサイド膜（ＷＳｉx ）の抵抗値の１／１０程
度であるから、ポリメタルゲート電極に使用する上層の
金属膜としてはタングステン膜が用いられることが多
い。
ステンシリサイド膜（ＷＳｉx ）の抵抗値の１／１０程
度であるから、ポリメタルゲート電極に使用する上層の
金属膜としてはタングステン膜が用いられることが多
い。
【０００６】図１３は、ポリメタルゲート電極を有する
従来の半導体装置の断面構造を示している。図１３に示
すように、シリコン基板１０の表面部には、ＬＯＣＯＳ
分離又はトレンチ分離（ＳＴＩ）等からなるフィールド
絶縁膜１１が形成されており、該フィールド絶縁膜１１
はＭＯＳトランジスタ等の各素子同士を電気的に分離し
ている。
従来の半導体装置の断面構造を示している。図１３に示
すように、シリコン基板１０の表面部には、ＬＯＣＯＳ
分離又はトレンチ分離（ＳＴＩ）等からなるフィールド
絶縁膜１１が形成されており、該フィールド絶縁膜１１
はＭＯＳトランジスタ等の各素子同士を電気的に分離し
ている。
【０００７】シリコン基板１０の上にはＭＯＳトランジ
スタのゲート絶縁膜１２が形成されており、該ゲート絶
縁膜１２の上には、下層のポリシリコン膜１３と、中間
のバリアメタル層１４と、上層の金属膜１５とから構成
されるポリメタルゲート電極１６が形成されている。
スタのゲート絶縁膜１２が形成されており、該ゲート絶
縁膜１２の上には、下層のポリシリコン膜１３と、中間
のバリアメタル層１４と、上層の金属膜１５とから構成
されるポリメタルゲート電極１６が形成されている。
【０００８】ポリシリコン膜１３は、Ｂ、ＢＦ2 、Ｐ又
はＡｓ等の不純物がイオン注入されることにより、ｎ+
型又はｐ+ 型のポリシリコン膜となっている。尚、シン
グルゲートを有するＣＭＯＳトランジスタの場合には、
ｐチャネル型トランジスタ及びｎチャネル型トランジス
タの両方において、同じ導電型のポリシリコン膜が用い
られ、デュアルゲートを有するＣＭＯＳトランジスタの
場合には、ｐチャネル型トランジスタではｐ+ 型のポリ
シリコン膜が用いられ且つｎチャネル型トランジスタで
はｎ+ 型のポリシリコン膜が用いられる。
はＡｓ等の不純物がイオン注入されることにより、ｎ+
型又はｐ+ 型のポリシリコン膜となっている。尚、シン
グルゲートを有するＣＭＯＳトランジスタの場合には、
ｐチャネル型トランジスタ及びｎチャネル型トランジス
タの両方において、同じ導電型のポリシリコン膜が用い
られ、デュアルゲートを有するＣＭＯＳトランジスタの
場合には、ｐチャネル型トランジスタではｐ+ 型のポリ
シリコン膜が用いられ且つｎチャネル型トランジスタで
はｎ+ 型のポリシリコン膜が用いられる。
【０００９】バリアメタル層１４としては、窒化タング
ステン（ＷＮx ）膜又は窒化チタン（ＴｉＮ）膜が用い
られており、金属膜１５としてはタングステン（Ｗ）膜
が用いられている。
ステン（ＷＮx ）膜又は窒化チタン（ＴｉＮ）膜が用い
られており、金属膜１５としてはタングステン（Ｗ）膜
が用いられている。
【００１０】ポリメタルゲート電極１６の周囲には絶縁
性のサイドウォール１７が形成されていると共に、図示
は省略しているが、シリコン基板１０におけるポリメタ
ルゲート電極１６のゲート長方向の両側（図１３におけ
る手前側及び奥側）には、ソース又はドレインとなる不
純物拡散層が形成されている。また、ポリメタルゲート
電極１６のゲート幅方向（図１３における左右方向）の
各端部はフィールド絶縁膜１１の上に延びている。
性のサイドウォール１７が形成されていると共に、図示
は省略しているが、シリコン基板１０におけるポリメタ
ルゲート電極１６のゲート長方向の両側（図１３におけ
る手前側及び奥側）には、ソース又はドレインとなる不
純物拡散層が形成されている。また、ポリメタルゲート
電極１６のゲート幅方向（図１３における左右方向）の
各端部はフィールド絶縁膜１１の上に延びている。
【００１１】ポリメタルゲート電極１６の上には層間絶
縁膜１８が堆積されており、該層間絶縁膜１８に形成さ
れたコンタクトホールにはプラグ１９が埋め込まれてい
る。プラグ１９の下端部は金属膜１５の上面に接続され
ていると共に、プラグ１９の上端部は層間絶縁膜１８の
上に形成された金属配線２０と接続されている。
縁膜１８が堆積されており、該層間絶縁膜１８に形成さ
れたコンタクトホールにはプラグ１９が埋め込まれてい
る。プラグ１９の下端部は金属膜１５の上面に接続され
ていると共に、プラグ１９の上端部は層間絶縁膜１８の
上に形成された金属配線２０と接続されている。
【００１２】
【発明が解決しようとする課題】ところで、ゲート電極
としてポリメタルゲート電極を用いると、上層に金属膜
を有しているため配線抵抗を大幅に低減できるが、金属
膜とポリシリコン膜との間にバリアメタル層が存在する
ため、バリアメタル層とポリシリコン膜との間に界面抵
抗が存在する。
としてポリメタルゲート電極を用いると、上層に金属膜
を有しているため配線抵抗を大幅に低減できるが、金属
膜とポリシリコン膜との間にバリアメタル層が存在する
ため、バリアメタル層とポリシリコン膜との間に界面抵
抗が存在する。
【００１３】一般的にバリアメタル層とポリシリコン膜
との界面抵抗は、バリアメタル層として窒化タングステ
ン膜（ＷＮx ）を用いる場合には、熱処理前には５×１
０-6Ω・ｃｍ2 程度であるが、例えば７５０℃以上の熱
処理後には２×１０-5Ω・ｃｍ2 程度になり、窒化チタ
ン膜（ＴｉＮ）を用いる場合には、熱処理前には１×１
０-5Ω・ｃｍ2 程度であるが、例えば７５０℃以上の熱
処理後には２×１０-5Ω・ｃｍ2 程度になる。すなわ
ち、バリアメタル層として窒化タングステン膜又は窒化
チタン膜のいずれを用いても、熱処理後には、界面抵抗
が非常に高くなると共に非オーミックになってしまう。
との界面抵抗は、バリアメタル層として窒化タングステ
ン膜（ＷＮx ）を用いる場合には、熱処理前には５×１
０-6Ω・ｃｍ2 程度であるが、例えば７５０℃以上の熱
処理後には２×１０-5Ω・ｃｍ2 程度になり、窒化チタ
ン膜（ＴｉＮ）を用いる場合には、熱処理前には１×１
０-5Ω・ｃｍ2 程度であるが、例えば７５０℃以上の熱
処理後には２×１０-5Ω・ｃｍ2 程度になる。すなわ
ち、バリアメタル層として窒化タングステン膜又は窒化
チタン膜のいずれを用いても、熱処理後には、界面抵抗
が非常に高くなると共に非オーミックになってしまう。
【００１４】従って、ポリメタルゲート電極は、配線抵
抗として用いる場合には抵抗値を大きく低減できるとい
う長所を有しているが、界面抵抗が大きい場合には、配
線抵抗が小さいという長所を生かすことができずに、ト
ランジスタの動作速度が遅くなってしまうという問題が
ある。
抗として用いる場合には抵抗値を大きく低減できるとい
う長所を有しているが、界面抵抗が大きい場合には、配
線抵抗が小さいという長所を生かすことができずに、ト
ランジスタの動作速度が遅くなってしまうという問題が
ある。
【００１５】以下、その理由について図１４を参照しな
がら説明する。図１４は、ポリメタルゲート電極を有す
る従来の半導体装置の電気的等価回路を示しており、図
１４において、Ｒcwはプラグと金属膜とのコンタクト抵
抗を示し、ｒw は金属膜の分布抵抗を示し、ｒpolyはポ
リシリコン膜の分布抵抗を示し、ｒc はバリアメタル層
とポリシリコン膜との分布界面抵抗を示している。ポリ
メタルゲート電極がＡＣ（交流）動作をする場合、ゲー
ト絶縁膜に発生する分布容量Ｃに対する充放電が繰り返
し行なわれるため、分布界面抵抗ｒc に電流が流れるの
で、分布界面抵抗ｒc の影響が現われてくる。従って、
分布界面抵抗ｒc の影響によって、ＭＯＳトランジスタ
の動作速度が遅くなってしまうのである。
がら説明する。図１４は、ポリメタルゲート電極を有す
る従来の半導体装置の電気的等価回路を示しており、図
１４において、Ｒcwはプラグと金属膜とのコンタクト抵
抗を示し、ｒw は金属膜の分布抵抗を示し、ｒpolyはポ
リシリコン膜の分布抵抗を示し、ｒc はバリアメタル層
とポリシリコン膜との分布界面抵抗を示している。ポリ
メタルゲート電極がＡＣ（交流）動作をする場合、ゲー
ト絶縁膜に発生する分布容量Ｃに対する充放電が繰り返
し行なわれるため、分布界面抵抗ｒc に電流が流れるの
で、分布界面抵抗ｒc の影響が現われてくる。従って、
分布界面抵抗ｒc の影響によって、ＭＯＳトランジスタ
の動作速度が遅くなってしまうのである。
【００１６】前記に鑑み、本発明は、ポリメタルゲート
電極における分布界面抵抗の影響を低減することによ
り、ＭＯＳトランジスタの動作速度を向上させることを
目的とする。
電極における分布界面抵抗の影響を低減することによ
り、ＭＯＳトランジスタの動作速度を向上させることを
目的とする。
【００１７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体装置は、半導体領域上に絶縁膜
を介して設けられており、シリコンを主成分とするシリ
コン含有材料からなる下層膜と金属からなる上層膜とを
有するゲート電極と、ゲート電極の上に堆積された層間
絶縁膜と、層間絶縁膜に形成されたコンタクトホールに
埋め込まれ、下端部が下層膜及び上層膜にそれぞれ接続
されたプラグとを備えている。
め、本発明に係る半導体装置は、半導体領域上に絶縁膜
を介して設けられており、シリコンを主成分とするシリ
コン含有材料からなる下層膜と金属からなる上層膜とを
有するゲート電極と、ゲート電極の上に堆積された層間
絶縁膜と、層間絶縁膜に形成されたコンタクトホールに
埋め込まれ、下端部が下層膜及び上層膜にそれぞれ接続
されたプラグとを備えている。
【００１８】本発明の半導体装置によると、プラグの下
端部は、ゲート電極の下層膜及び上層膜にそれぞれ接続
されているため、プラグとゲート電極との間に流れる電
流は、上層膜と下層膜とに分かれてゲート絶縁膜の分布
容量に至る。このため、プラグの下端部が上層の金属膜
とのみ接続されており、電流は抵抗値が低い金属膜を主
として流れてゲート絶縁膜の分布容量に至る従来の構造
に比べて、上層膜と下層膜との間の分布界面抵抗を流れ
る電流の量は低減する。従って、ゲート電極がＡＣ動作
をする際の分布界面抵抗の影響が低減するので、ＭＯＳ
トランジスタの動作速度が速くなる。
端部は、ゲート電極の下層膜及び上層膜にそれぞれ接続
されているため、プラグとゲート電極との間に流れる電
流は、上層膜と下層膜とに分かれてゲート絶縁膜の分布
容量に至る。このため、プラグの下端部が上層の金属膜
とのみ接続されており、電流は抵抗値が低い金属膜を主
として流れてゲート絶縁膜の分布容量に至る従来の構造
に比べて、上層膜と下層膜との間の分布界面抵抗を流れ
る電流の量は低減する。従って、ゲート電極がＡＣ動作
をする際の分布界面抵抗の影響が低減するので、ＭＯＳ
トランジスタの動作速度が速くなる。
【００１９】本発明の半導体装置において、プラグの下
端部は、上層膜を貫通して下層膜の上面と接続している
ことが好ましい。
端部は、上層膜を貫通して下層膜の上面と接続している
ことが好ましい。
【００２０】このようにすると、プラグと下層膜との接
触面積が増大するため、プラグから下層膜を流れてゲー
ト絶縁膜の分布容量に至る電流の量が増加するので、上
層膜と下層膜との間の分布界面抵抗を流れる電流の量は
一層低減する。
触面積が増大するため、プラグから下層膜を流れてゲー
ト絶縁膜の分布容量に至る電流の量が増加するので、上
層膜と下層膜との間の分布界面抵抗を流れる電流の量は
一層低減する。
【００２１】本発明の半導体装置において、ゲート電極
は、下層膜と上層膜との間に中間層を有し、プラグの下
端部は、上層膜及び中間層を貫通して下層膜の上面と接
続していることが好ましい。
は、下層膜と上層膜との間に中間層を有し、プラグの下
端部は、上層膜及び中間層を貫通して下層膜の上面と接
続していることが好ましい。
【００２２】このようにすると、中間層の材料を選択す
ることにより、下層膜と上層膜との密着性の向上、下層
膜に含まれる不純物の上層膜への拡散の防止、及び下層
膜と上層膜との間で起きるシリサイド化反応の防止を図
ることができる。
ることにより、下層膜と上層膜との密着性の向上、下層
膜に含まれる不純物の上層膜への拡散の防止、及び下層
膜と上層膜との間で起きるシリサイド化反応の防止を図
ることができる。
【００２３】ゲート電極が下層膜と上層膜との間に中間
層を有している場合、下層膜はポリシリコンからなり、
ゲート電極はポリメタル構造を有していることが好まし
い。
層を有している場合、下層膜はポリシリコンからなり、
ゲート電極はポリメタル構造を有していることが好まし
い。
【００２４】特に、ゲート電極のゲート長（図２におけ
るＬの長さ）が０．２５μｍ以下になると、ゲート電極
の配線抵抗が大きくなってくるので、ゲート電極をポリ
メタル構造にして、ゲート電極の配線抵抗を小さくする
ことが好ましい。
るＬの長さ）が０．２５μｍ以下になると、ゲート電極
の配線抵抗が大きくなってくるので、ゲート電極をポリ
メタル構造にして、ゲート電極の配線抵抗を小さくする
ことが好ましい。
【００２５】本発明に係る半導体装置の製造方法は、半
導体領域上の絶縁膜の上に、シリコンを主成分とするシ
リコン含有材料からなる下層膜及び金属からなる上層膜
を有する積層膜を形成する工程と、積層膜をパターニン
グして、下層膜及び上層膜からなるゲート電極を形成す
る工程と、ゲート電極の上に層間絶縁膜を堆積する工程
と、層間絶縁膜及び上層膜にコンタクトホールを形成す
る工程と、コンタクトホールに導電性材料を埋め込むこ
とにより、下端部が上層膜を貫通して下層膜の上面に接
続されたプラグを形成する工程とを備えている。
導体領域上の絶縁膜の上に、シリコンを主成分とするシ
リコン含有材料からなる下層膜及び金属からなる上層膜
を有する積層膜を形成する工程と、積層膜をパターニン
グして、下層膜及び上層膜からなるゲート電極を形成す
る工程と、ゲート電極の上に層間絶縁膜を堆積する工程
と、層間絶縁膜及び上層膜にコンタクトホールを形成す
る工程と、コンタクトホールに導電性材料を埋め込むこ
とにより、下端部が上層膜を貫通して下層膜の上面に接
続されたプラグを形成する工程とを備えている。
【００２６】本発明の半導体装置の製造方法によると、
層間絶縁膜及び上層膜にコンタクトホールを形成した
後、コンタクトホールに導電性材料を埋め込んでプラグ
を形成するため、プラグの下端部は上層膜を貫通して下
層膜の上面に接続される。このため、上層膜と下層膜と
の間の分布界面抵抗を流れる電流の量を低減できる本発
明に係る半導体装置を確実に製造することができる。
層間絶縁膜及び上層膜にコンタクトホールを形成した
後、コンタクトホールに導電性材料を埋め込んでプラグ
を形成するため、プラグの下端部は上層膜を貫通して下
層膜の上面に接続される。このため、上層膜と下層膜と
の間の分布界面抵抗を流れる電流の量を低減できる本発
明に係る半導体装置を確実に製造することができる。
【００２７】本発明の半導体装置の製造方法において、
積層膜は、下層膜と上層膜との間に中間層を有し、ゲー
ト電極は、下層膜、中間層及び上層膜からなり、コンタ
クトホールは、層間絶縁膜、上層膜及び中間層に形成さ
れ、プラグの下端部は、上層膜及び中間層を貫通して下
層膜の上面に接続されていることが好ましい。
積層膜は、下層膜と上層膜との間に中間層を有し、ゲー
ト電極は、下層膜、中間層及び上層膜からなり、コンタ
クトホールは、層間絶縁膜、上層膜及び中間層に形成さ
れ、プラグの下端部は、上層膜及び中間層を貫通して下
層膜の上面に接続されていることが好ましい。
【００２８】このようにすると、中間層の材料を選択す
ることにより、下層膜と上層膜との密着性の向上、下層
膜に含まれる不純物の上層膜への拡散の防止、及び下層
膜と上層膜との間で起きるシリサイド化反応の防止を図
ることができる。
ることにより、下層膜と上層膜との密着性の向上、下層
膜に含まれる不純物の上層膜への拡散の防止、及び下層
膜と上層膜との間で起きるシリサイド化反応の防止を図
ることができる。
【００２９】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置について、図１
（ａ）、（ｂ）、図２及び図３を参照しながら説明す
る。尚、第１の実施形態は、単体のＭＯＳトランジスタ
を備えている場合である。
の第１の実施形態に係る半導体装置について、図１
（ａ）、（ｂ）、図２及び図３を参照しながら説明す
る。尚、第１の実施形態は、単体のＭＯＳトランジスタ
を備えている場合である。
【００３０】図２は第１の実施形態に係る半導体装置に
おけるＭＯＳトランジスタ部分の平面構造を示し、図１
（ａ）は図２におけるＩａ−Ｉａ線（ゲート幅方向）の
断面構造を示し、図１（ｂ）は図２におけるＩｂ−Ｉｂ
線（ゲート長方向）の断面構造を示している。尚、図２
においては、層間絶縁膜１１０及び金属配線１１３（図
１（ａ）を参照）を省略していると共に、図１（ｂ）に
おいては、層間絶縁膜１１０、プラグ１１２及び金属配
線１１３（図１（ａ）を参照）を省略している。
おけるＭＯＳトランジスタ部分の平面構造を示し、図１
（ａ）は図２におけるＩａ−Ｉａ線（ゲート幅方向）の
断面構造を示し、図１（ｂ）は図２におけるＩｂ−Ｉｂ
線（ゲート長方向）の断面構造を示している。尚、図２
においては、層間絶縁膜１１０及び金属配線１１３（図
１（ａ）を参照）を省略していると共に、図１（ｂ）に
おいては、層間絶縁膜１１０、プラグ１１２及び金属配
線１１３（図１（ａ）を参照）を省略している。
【００３１】図１（ａ）、（ｂ）及び図２に示すよう
に、シリコン基板１００の表面部には、トレンチ分離か
らなるフィールド絶縁膜１０１が形成されており、該フ
ィールド絶縁膜１０１はＭＯＳトランジスタを他の素子
から電気的に分離している。
に、シリコン基板１００の表面部には、トレンチ分離か
らなるフィールド絶縁膜１０１が形成されており、該フ
ィールド絶縁膜１０１はＭＯＳトランジスタを他の素子
から電気的に分離している。
【００３２】シリコン基板１００の表面には例えばシリ
コン酸窒化膜からなり２．６ｎｍの膜厚を有するゲート
絶縁膜１０２が形成されており、該ゲート絶縁膜１０２
の上にはポリメタルゲート電極１０３が形成されてい
る。ポリメタルゲート電極１０３は、例えば１００ｎｍ
の膜厚を有する下層のポリシリコン膜１０４と、例えば
５ｎｍの膜厚を有する窒化タングステン（ＷＮx ）膜か
らなるバリアメタル層１０５と、例えば５０ｎｍの膜厚
を有するタングステン膜からなる上層の金属膜１０６と
から構成されている。尚、ポリシリコン膜１０４には例
えばリン等のｎ+型不純物がドーピングされている。
コン酸窒化膜からなり２．６ｎｍの膜厚を有するゲート
絶縁膜１０２が形成されており、該ゲート絶縁膜１０２
の上にはポリメタルゲート電極１０３が形成されてい
る。ポリメタルゲート電極１０３は、例えば１００ｎｍ
の膜厚を有する下層のポリシリコン膜１０４と、例えば
５ｎｍの膜厚を有する窒化タングステン（ＷＮx ）膜か
らなるバリアメタル層１０５と、例えば５０ｎｍの膜厚
を有するタングステン膜からなる上層の金属膜１０６と
から構成されている。尚、ポリシリコン膜１０４には例
えばリン等のｎ+型不純物がドーピングされている。
【００３３】バリアメタル層１０５は、ポリシリコン膜
１０４と金属膜１０６との密着性の向上、ポリシリコン
膜１０４に含まれるｎ+ 型不純物の金属膜１０６への拡
散の防止、及びポリシリコン膜１０４と金属膜１０６と
の間で起きるシリサイド化反応の防止のために設けられ
ている。
１０４と金属膜１０６との密着性の向上、ポリシリコン
膜１０４に含まれるｎ+ 型不純物の金属膜１０６への拡
散の防止、及びポリシリコン膜１０４と金属膜１０６と
の間で起きるシリサイド化反応の防止のために設けられ
ている。
【００３４】ポリメタルゲート電極１０３の周囲には絶
縁性のサイドウォール１０７が形成されていると共に、
シリコン基板１００におけるポリメタルゲート電極１０
３のゲート長方向（図２における上下方向）の両側に
は、ソース又はドレインとなる不純物拡散層１０８が形
成されている。
縁性のサイドウォール１０７が形成されていると共に、
シリコン基板１００におけるポリメタルゲート電極１０
３のゲート長方向（図２における上下方向）の両側に
は、ソース又はドレインとなる不純物拡散層１０８が形
成されている。
【００３５】ポリメタルゲート電極１０３の上には層間
絶縁膜１１０が堆積されており、該層間絶縁膜１１０に
はコンタクトホール１１１が形成されており、該コンタ
クトホール１１１には、例えばタングステン膜／窒化チ
タン膜／チタン膜の積層膜からなるプラグ１１２が埋め
込まれている。層間絶縁膜１１０の上には金属配線１１
３が形成されており、該金属配線１１３はプラグ１１２
の上端部と接続されている。
絶縁膜１１０が堆積されており、該層間絶縁膜１１０に
はコンタクトホール１１１が形成されており、該コンタ
クトホール１１１には、例えばタングステン膜／窒化チ
タン膜／チタン膜の積層膜からなるプラグ１１２が埋め
込まれている。層間絶縁膜１１０の上には金属配線１１
３が形成されており、該金属配線１１３はプラグ１１２
の上端部と接続されている。
【００３６】第１の実施形態の特徴として、コンタクト
ホール１１１は、金属膜１０６及びバリアメタル層１０
５を貫通してポリシリコン膜１０４の上面にまで延びて
いる。従って、コンタクトホール１１１に埋め込まれた
プラグ１１２の下端部は、金属膜１０６におけるコンタ
クトホール１１１に露出する側面、バリアメタル層１０
５におけるコンタクトホール１１１に露出する側面及び
ポリシリコン膜１０４の上面とそれぞれ接続している。
ホール１１１は、金属膜１０６及びバリアメタル層１０
５を貫通してポリシリコン膜１０４の上面にまで延びて
いる。従って、コンタクトホール１１１に埋め込まれた
プラグ１１２の下端部は、金属膜１０６におけるコンタ
クトホール１１１に露出する側面、バリアメタル層１０
５におけるコンタクトホール１１１に露出する側面及び
ポリシリコン膜１０４の上面とそれぞれ接続している。
【００３７】第１の実施形態に係る半導体装置による
と、プラグ１１２とポリシリコン膜１０４とが直接に接
続されているため、バリアメタル層１０５とポリシリコ
ン膜１０４との界面抵抗の影響が低減するので、ＭＯＳ
トランジスタの動作速度が速くなる。
と、プラグ１１２とポリシリコン膜１０４とが直接に接
続されているため、バリアメタル層１０５とポリシリコ
ン膜１０４との界面抵抗の影響が低減するので、ＭＯＳ
トランジスタの動作速度が速くなる。
【００３８】ところで、一般にゲート電極のゲート長
（図２におけるＬの長さ）が０．２５μｍ以下になる
と、ゲート電極の配線抵抗が大きくなってくるが、第１
の実施形態に係る半導体装置においては、ポリメタルゲ
ート電極１０３を用いているため、ゲート電極の配線抵
抗を小さくすることができる。
（図２におけるＬの長さ）が０．２５μｍ以下になる
と、ゲート電極の配線抵抗が大きくなってくるが、第１
の実施形態に係る半導体装置においては、ポリメタルゲ
ート電極１０３を用いているため、ゲート電極の配線抵
抗を小さくすることができる。
【００３９】図３は第１の実施形態に係る半導体装置の
電気的等価回路である分布定数回路を示しており、図３
において、Ｒcw1 はプラグ１１２と金属膜１０６との間
の第１のコンタクト抵抗、Ｒcw2 はプラグ１１２とポリ
シリコン膜１０４との間の第２のコンタクト抵抗、ｒw
は金属膜１０６の分布抵抗、ｒpolyはポリシリコン膜１
０４の分布抵抗、ｒc はバリアメタル層１０５とポリシ
リコン膜１０４との間の分布界面抵抗を示している。図
３から明らかなように、プラグ１１２とポリメタルゲー
ト電極１０３との間に流れる電流は、第１のコンタクト
抵抗Ｒcw1 を流れる電流と第２のコンタクト抵抗Ｒcw2
を流れる電流とに分かれて、ゲート絶縁膜１０２に発生
する分布容量Ｃに至るので、分布界面抵抗ｒc を流れる
電流の量は低減する。従って、ポリメタルゲート電極１
０３がＡＣ動作をする際の分布界面抵抗ｒc の影響が低
減するので、ＭＯＳトランジスタの動作速度が速くな
る。
電気的等価回路である分布定数回路を示しており、図３
において、Ｒcw1 はプラグ１１２と金属膜１０６との間
の第１のコンタクト抵抗、Ｒcw2 はプラグ１１２とポリ
シリコン膜１０４との間の第２のコンタクト抵抗、ｒw
は金属膜１０６の分布抵抗、ｒpolyはポリシリコン膜１
０４の分布抵抗、ｒc はバリアメタル層１０５とポリシ
リコン膜１０４との間の分布界面抵抗を示している。図
３から明らかなように、プラグ１１２とポリメタルゲー
ト電極１０３との間に流れる電流は、第１のコンタクト
抵抗Ｒcw1 を流れる電流と第２のコンタクト抵抗Ｒcw2
を流れる電流とに分かれて、ゲート絶縁膜１０２に発生
する分布容量Ｃに至るので、分布界面抵抗ｒc を流れる
電流の量は低減する。従って、ポリメタルゲート電極１
０３がＡＣ動作をする際の分布界面抵抗ｒc の影響が低
減するので、ＭＯＳトランジスタの動作速度が速くな
る。
【００４０】金属膜１０６の分布抵抗ｒw はポリシリコ
ン膜１０４の分布抵抗ｒpolyよりも格段に小さいため、
ゲート幅が長くなると、金属膜１０６の分布抵抗ｒw を
流れる電流はポリシリコン膜１０４の分布抵抗ｒpolyを
流れる電流に比べて格段に多くなる。このため、ゲート
幅が長くなると、第２のコンタクト抵抗Ｒcw2 を流れる
電流が低減するので、プラグ１１２とポリシリコン膜１
０４とを直接に接続する第１の実施形態の効果は低減す
る。従って、ゲート幅が短いポリメタルゲート電極１０
３を有する場合には、分布界面抵抗ｒc の影響が大きく
低減され、ＭＯＳトランジスタの動作速度は速くなる
が、ゲート幅が長いポリメタルゲート電極１０３を有す
る場合には、分布界面抵抗ｒc の影響は余り低減されな
い。
ン膜１０４の分布抵抗ｒpolyよりも格段に小さいため、
ゲート幅が長くなると、金属膜１０６の分布抵抗ｒw を
流れる電流はポリシリコン膜１０４の分布抵抗ｒpolyを
流れる電流に比べて格段に多くなる。このため、ゲート
幅が長くなると、第２のコンタクト抵抗Ｒcw2 を流れる
電流が低減するので、プラグ１１２とポリシリコン膜１
０４とを直接に接続する第１の実施形態の効果は低減す
る。従って、ゲート幅が短いポリメタルゲート電極１０
３を有する場合には、分布界面抵抗ｒc の影響が大きく
低減され、ＭＯＳトランジスタの動作速度は速くなる
が、ゲート幅が長いポリメタルゲート電極１０３を有す
る場合には、分布界面抵抗ｒc の影響は余り低減されな
い。
【００４１】以下、第１の実施形態に係る半導体装置の
製造方法について図４（ａ）〜（ｃ）及び図５（ａ）〜
（ｃ）を参照しながら説明する。
製造方法について図４（ａ）〜（ｃ）及び図５（ａ）〜
（ｃ）を参照しながら説明する。
【００４２】まず、図４（ａ）に示すように、シリコン
基板１００の表面部にトレンチ分離からなるフィールド
絶縁膜１０１を形成した後、シリコン基板１００の表面
部におけるフィールド絶縁膜１０１に囲まれた領域に、
しきい値電圧を調整するために不純物をイオン注入して
おく。
基板１００の表面部にトレンチ分離からなるフィールド
絶縁膜１０１を形成した後、シリコン基板１００の表面
部におけるフィールド絶縁膜１０１に囲まれた領域に、
しきい値電圧を調整するために不純物をイオン注入して
おく。
【００４３】次に、図４（ｂ）に示すように、シリコン
基板１００の表面をＮＯガスとＯ2ガスとの混合ガス中
で熱処理して、シリコン酸窒化膜からなり２．６ｎｍの
膜厚を有するゲート絶縁膜１０２を形成する。次に、ゲ
ート絶縁膜１０２の上に、例えば１００ｎｍの膜厚を有
するポリシリコン膜１０４を堆積した後、該ポリシリコ
ン膜１０４にリンを８ｋｅＶの注入エネルギーで８×１
５ｃｍ-2のドーズ量でイオン注入する。次に、窒素ガス
とアルゴンガスとの混合ガス（Ｎ2／（Ａｒ＋Ｎ2）＝４
０％）を用いる反応性スパッタ法により、ポリシリコン
膜１０４の上に窒化タングステン（ＷＮx ）からなり５
ｎｍの膜厚を有するバリアメタル層１０５を堆積した
後、スパッタ法により、バリアメタル層１０５の上にタ
ングステンからなり５０ｎｍの膜厚を有する金属膜１０
６を堆積する。
基板１００の表面をＮＯガスとＯ2ガスとの混合ガス中
で熱処理して、シリコン酸窒化膜からなり２．６ｎｍの
膜厚を有するゲート絶縁膜１０２を形成する。次に、ゲ
ート絶縁膜１０２の上に、例えば１００ｎｍの膜厚を有
するポリシリコン膜１０４を堆積した後、該ポリシリコ
ン膜１０４にリンを８ｋｅＶの注入エネルギーで８×１
５ｃｍ-2のドーズ量でイオン注入する。次に、窒素ガス
とアルゴンガスとの混合ガス（Ｎ2／（Ａｒ＋Ｎ2）＝４
０％）を用いる反応性スパッタ法により、ポリシリコン
膜１０４の上に窒化タングステン（ＷＮx ）からなり５
ｎｍの膜厚を有するバリアメタル層１０５を堆積した
後、スパッタ法により、バリアメタル層１０５の上にタ
ングステンからなり５０ｎｍの膜厚を有する金属膜１０
６を堆積する。
【００４４】次に、図示は省略しているが、金属膜１０
６の上にシリコン窒化膜からなるハードマスクを形成し
た後、該ハードマスクを用いて、ポリシリコン膜１０
４、バリアメタル層１０５及び金属膜１０６からなる積
層膜をパターニングしてポリメタルゲート電極１０３を
形成する。前述のように、タングステンからなる金属膜
１０６は５０ｎｍの膜厚を有しているため、ポリメタル
ゲート電極１０３のシート抵抗を２〜３Ω／□に設定す
ることができる。次に、ポリメタルゲート電極１０３の
側面にサイドウォール１０７を形成した後、ポリメタル
ゲート電極１０３及びサイドウォール１０７をマスクと
して不純物をイオン注入して、ソース領域又はドレイン
領域となる不純物拡散層１０８を形成する（図２を参
照）。
６の上にシリコン窒化膜からなるハードマスクを形成し
た後、該ハードマスクを用いて、ポリシリコン膜１０
４、バリアメタル層１０５及び金属膜１０６からなる積
層膜をパターニングしてポリメタルゲート電極１０３を
形成する。前述のように、タングステンからなる金属膜
１０６は５０ｎｍの膜厚を有しているため、ポリメタル
ゲート電極１０３のシート抵抗を２〜３Ω／□に設定す
ることができる。次に、ポリメタルゲート電極１０３の
側面にサイドウォール１０７を形成した後、ポリメタル
ゲート電極１０３及びサイドウォール１０７をマスクと
して不純物をイオン注入して、ソース領域又はドレイン
領域となる不純物拡散層１０８を形成する（図２を参
照）。
【００４５】次に、図４（ｃ）に示すように、ＣＶＤ法
により、ポリメタルゲート電極１０３の上に全面に亘っ
て、１８００ｎｍの膜厚を有するシリコン酸化膜からな
る層間絶縁膜１１０を堆積した後、ＣＭＰ法により、層
間絶縁膜１１０を平坦化すると共にその膜厚を１０００
ｎｍ程度に薄くする。
により、ポリメタルゲート電極１０３の上に全面に亘っ
て、１８００ｎｍの膜厚を有するシリコン酸化膜からな
る層間絶縁膜１１０を堆積した後、ＣＭＰ法により、層
間絶縁膜１１０を平坦化すると共にその膜厚を１０００
ｎｍ程度に薄くする。
【００４６】次に、層間絶縁膜１１０の上に、コンタク
トホール形成領域に開口部を有するレジストパターンを
形成した後、該レジストパターンをマスクとして、層間
絶縁膜１１０、金属膜１０６及びバリアメタル層１０５
に対して順次エッチングを行なって、図５（ａ）に示す
ように、ポリシリコン膜１０４の上面を露出させるコン
タクトホール１１１を形成する。
トホール形成領域に開口部を有するレジストパターンを
形成した後、該レジストパターンをマスクとして、層間
絶縁膜１１０、金属膜１０６及びバリアメタル層１０５
に対して順次エッチングを行なって、図５（ａ）に示す
ように、ポリシリコン膜１０４の上面を露出させるコン
タクトホール１１１を形成する。
【００４７】次に、ポリシリコン膜１０４の上に残存す
る残渣等を除去する表面処理を行なった後、層間絶縁膜
１１０の上に、密着層となるチタン膜、バリア層となる
窒化チタン膜及びタングステン膜からなる積層膜をコン
タクトホール１１１が埋め込まれるように堆積し、その
後、該積層膜における層間絶縁膜１１０の上に露出して
いる部分をＣＭＰ法により除去して、図５（ｂ）に示す
ように、タングステン膜／窒化チタン膜／チタン膜の積
層膜からなるプラグ１１２を形成する。このようにする
と、プラグ１１２の下端部は、ポリシリコン膜１０４の
上面、バリアメタル層１０５におけるコンタクトホール
１１１に露出する側面及び金属膜１０６におけるコンタ
クトホール１１１に露出する側面とそれぞれ接触する。
る残渣等を除去する表面処理を行なった後、層間絶縁膜
１１０の上に、密着層となるチタン膜、バリア層となる
窒化チタン膜及びタングステン膜からなる積層膜をコン
タクトホール１１１が埋め込まれるように堆積し、その
後、該積層膜における層間絶縁膜１１０の上に露出して
いる部分をＣＭＰ法により除去して、図５（ｂ）に示す
ように、タングステン膜／窒化チタン膜／チタン膜の積
層膜からなるプラグ１１２を形成する。このようにする
と、プラグ１１２の下端部は、ポリシリコン膜１０４の
上面、バリアメタル層１０５におけるコンタクトホール
１１１に露出する側面及び金属膜１０６におけるコンタ
クトホール１１１に露出する側面とそれぞれ接触する。
【００４８】次に、層間絶縁膜１１０の上に全面に亘っ
て配線用の金属膜を堆積した後、該金属膜をパターニン
グすることにより、図５（ｃ）に示すように、プラグ１
１２の上端部と接続する金属配線１１３を形成する。
て配線用の金属膜を堆積した後、該金属膜をパターニン
グすることにより、図５（ｃ）に示すように、プラグ１
１２の上端部と接続する金属配線１１３を形成する。
【００４９】尚、第１の実施形態においては、コンタク
トホール１１１は、金属膜１０６及びバリアメタル層１
０５を貫通してポリシリコン膜１０４の上面にまで延
び、コンタクトホール１１１に埋め込まれたプラグ１１
２の下端部は、金属膜１０６におけるコンタクトホール
１１１に露出する側面、バリアメタル層１０５における
コンタクトホール１１１に露出する側面及びポリシリコ
ン膜１０４の上面とそれぞれ接続していたが、これに代
えて、図６に示すように、コンタクトホール１１１は、
金属膜１０６、バリアメタル層１０５及びポリシリコン
膜１０４の各端面を露出させるように延びており、コン
タクトホール１１１に埋め込まれたプラグ１１２の下端
部は、金属膜１０６の上面及び端面、バリアメタル層１
０５の端面並びにポリシリコン膜１０４の端面とそれぞ
れ接続していてもよい。
トホール１１１は、金属膜１０６及びバリアメタル層１
０５を貫通してポリシリコン膜１０４の上面にまで延
び、コンタクトホール１１１に埋め込まれたプラグ１１
２の下端部は、金属膜１０６におけるコンタクトホール
１１１に露出する側面、バリアメタル層１０５における
コンタクトホール１１１に露出する側面及びポリシリコ
ン膜１０４の上面とそれぞれ接続していたが、これに代
えて、図６に示すように、コンタクトホール１１１は、
金属膜１０６、バリアメタル層１０５及びポリシリコン
膜１０４の各端面を露出させるように延びており、コン
タクトホール１１１に埋め込まれたプラグ１１２の下端
部は、金属膜１０６の上面及び端面、バリアメタル層１
０５の端面並びにポリシリコン膜１０４の端面とそれぞ
れ接続していてもよい。
【００５０】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置について、図７、図８（ａ）
及び（ｂ）を参照しながら説明する。尚、第２の実施形
態は、シングルゲートを有するＣＭＯＳトランジスタを
備えている場合である。
実施形態に係る半導体装置について、図７、図８（ａ）
及び（ｂ）を参照しながら説明する。尚、第２の実施形
態は、シングルゲートを有するＣＭＯＳトランジスタを
備えている場合である。
【００５１】図７は、ｎ段のＣＭＯＳインバータが直列
に接続されてなるインバータチェーンの回路図を示して
おり、ＣＭＯＳ1 、ＣＭＯＳ2 、……、ＣＭＯＳn が直
列に接続された回路構成を示している。
に接続されてなるインバータチェーンの回路図を示して
おり、ＣＭＯＳ1 、ＣＭＯＳ2 、……、ＣＭＯＳn が直
列に接続された回路構成を示している。
【００５２】図８（ａ）は、ＣＭＯＳ1 及びＣＭＯＳ2
の平面構造を示し、図８（ｂ）は図８（ａ）におけるVI
IIｂ−VIIIｂの断面構造を示している。
の平面構造を示し、図８（ｂ）は図８（ａ）におけるVI
IIｂ−VIIIｂの断面構造を示している。
【００５３】図８（ｂ）に示すように、シリコン基板２
００の表面部には、ｎ型ウエル領域２０１及びｐ型ウエ
ル領域２０２が形成されており、ｎ型ウエル領域２０１
にはｐチャネル型ＭＯＳトランジスタが形成されている
と共に、ｐ型ウエル領域２０２にはｎチャネル型ＭＯＳ
トランジスタが形成されている。ｎ型ウエル領域２０１
及びｐ型ウエル領域２０２の表面部には、トレンチ分離
からなるフィールド絶縁膜２０３が形成されており、該
フィールド絶縁膜２０３はｐチャネル型ＭＯＳトランジ
スタとｎチャネル型ＭＯＳトランジスタとを互いに分離
していると共に、これらのＭＯＳトランジスタを他の素
子から分離している。
００の表面部には、ｎ型ウエル領域２０１及びｐ型ウエ
ル領域２０２が形成されており、ｎ型ウエル領域２０１
にはｐチャネル型ＭＯＳトランジスタが形成されている
と共に、ｐ型ウエル領域２０２にはｎチャネル型ＭＯＳ
トランジスタが形成されている。ｎ型ウエル領域２０１
及びｐ型ウエル領域２０２の表面部には、トレンチ分離
からなるフィールド絶縁膜２０３が形成されており、該
フィールド絶縁膜２０３はｐチャネル型ＭＯＳトランジ
スタとｎチャネル型ＭＯＳトランジスタとを互いに分離
していると共に、これらのＭＯＳトランジスタを他の素
子から分離している。
【００５４】ｎ型ウエル領域２０１及びｐ型ウエル領域
２０２の表面部におけるフィールド絶縁膜２０３に囲ま
れた領域にはゲート絶縁膜２０４がそれぞれ形成されて
おり、該ゲート絶縁膜２０４の上にはポリメタルゲート
電極２０５が形成されている。ポリメタルゲート電極２
０５は、例えば１００ｎｍの膜厚を有する下層のポリシ
リコン膜２０６と、例えば５ｎｍの膜厚を有する窒化タ
ングステン（ＷＮx ）膜からなるバリアメタル層２０７
と、例えば５０ｎｍの膜厚を有するタングステン膜から
なる上層の金属膜２０８とから構成されている。尚、ポ
リシリコン膜２０６には例えばリン等のｎ+ 型不純物が
ドーピングされている。
２０２の表面部におけるフィールド絶縁膜２０３に囲ま
れた領域にはゲート絶縁膜２０４がそれぞれ形成されて
おり、該ゲート絶縁膜２０４の上にはポリメタルゲート
電極２０５が形成されている。ポリメタルゲート電極２
０５は、例えば１００ｎｍの膜厚を有する下層のポリシ
リコン膜２０６と、例えば５ｎｍの膜厚を有する窒化タ
ングステン（ＷＮx ）膜からなるバリアメタル層２０７
と、例えば５０ｎｍの膜厚を有するタングステン膜から
なる上層の金属膜２０８とから構成されている。尚、ポ
リシリコン膜２０６には例えばリン等のｎ+ 型不純物が
ドーピングされている。
【００５５】バリアメタル層２０７は、ポリシリコン膜
２０６と金属膜２０８との密着性の向上、ポリシリコン
膜２０６に含まれるｎ+ 型不純物の金属膜２０８への拡
散の防止、及びポリシリコン膜２０６と金属膜２０８と
の間で起きるシリサイド化反応の防止のために設けられ
ている。
２０６と金属膜２０８との密着性の向上、ポリシリコン
膜２０６に含まれるｎ+ 型不純物の金属膜２０８への拡
散の防止、及びポリシリコン膜２０６と金属膜２０８と
の間で起きるシリサイド化反応の防止のために設けられ
ている。
【００５６】ポリメタルゲート電極２０５の上には層間
絶縁膜２１０が堆積されており、該層間絶縁膜２１０に
は、例えばタングステン膜／窒化チタン膜／チタン膜の
積層膜からなるプラグ２１１が埋め込まれている。層間
絶縁膜２１０の上には金属配線２１２が形成されてお
り、該金属配線２１２はプラグ２１１の上端部と接続さ
れている。
絶縁膜２１０が堆積されており、該層間絶縁膜２１０に
は、例えばタングステン膜／窒化チタン膜／チタン膜の
積層膜からなるプラグ２１１が埋め込まれている。層間
絶縁膜２１０の上には金属配線２１２が形成されてお
り、該金属配線２１２はプラグ２１１の上端部と接続さ
れている。
【００５７】プラグ２１１は、金属膜２０８及びバリア
メタル層２０７を貫通してポリシリコン膜２０６の上面
に接続されている。すなわち、プラグ２１１は、ｐチャ
ネル型ＭＯＳトランジスタ及びｎチャネル型ＭＯＳトラ
ンジスタに共通に設けられたポリメタルゲート電極２０
５に接続されており、これによって、シングルゲートの
ＣＭＯＳトランジスタが実現されている。
メタル層２０７を貫通してポリシリコン膜２０６の上面
に接続されている。すなわち、プラグ２１１は、ｐチャ
ネル型ＭＯＳトランジスタ及びｎチャネル型ＭＯＳトラ
ンジスタに共通に設けられたポリメタルゲート電極２０
５に接続されており、これによって、シングルゲートの
ＣＭＯＳトランジスタが実現されている。
【００５８】第２の実施形態に係る半導体装置による
と、プラグ２１１とポリシリコン膜２０６とが直接に接
続されているため、バリアメタル層２０７とポリシリコ
ン膜２０６との界面抵抗の影響が低減するので、ＣＭＯ
Ｓトランジスタの動作速度が速くなる。
と、プラグ２１１とポリシリコン膜２０６とが直接に接
続されているため、バリアメタル層２０７とポリシリコ
ン膜２０６との界面抵抗の影響が低減するので、ＣＭＯ
Ｓトランジスタの動作速度が速くなる。
【００５９】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置について、図９（ａ）及び
（ｂ）を参照しながら説明する。第３の実施形態は、デ
ュアルゲートを有するＣＭＯＳトランジスタを備えてお
り、該ＣＭＯＳトランジスタが直列に接続されてインバ
ータチェーンを構成する場合には、その回路構成は図７
と同じである。
実施形態に係る半導体装置について、図９（ａ）及び
（ｂ）を参照しながら説明する。第３の実施形態は、デ
ュアルゲートを有するＣＭＯＳトランジスタを備えてお
り、該ＣＭＯＳトランジスタが直列に接続されてインバ
ータチェーンを構成する場合には、その回路構成は図７
と同じである。
【００６０】図９（ａ）は、ＣＭＯＳ1 及びＣＭＯＳ2
の平面構造を示し、図９（ｂ）は図９（ａ）におけるIX
ｂ−IXｂの断面構造を示している。
の平面構造を示し、図９（ｂ）は図９（ａ）におけるIX
ｂ−IXｂの断面構造を示している。
【００６１】図９（ｂ）に示すように、シリコン基板３
００の表面部には、ｎ型ウエル領域３０１及びｐ型ウエ
ル領域３０２が形成されており、ｎ型ウエル領域３０１
にはｐチャネル型ＭＯＳトランジスタが形成されている
と共に、ｐ型ウエル領域３０２にはｎチャネル型ＭＯＳ
トランジスタが形成されている。ｎ型ウエル領域３０１
及びｐ型ウエル領域３０２の表面部には、トレンチ分離
からなるフィールド絶縁膜３０３が形成されており、該
フィールド絶縁膜３０３はｐチャネル型ＭＯＳトランジ
スタとｎチャネル型ＭＯＳトランジスタとを互いに分離
していると共に、これらのＭＯＳトランジスタを他の素
子から分離している。
００の表面部には、ｎ型ウエル領域３０１及びｐ型ウエ
ル領域３０２が形成されており、ｎ型ウエル領域３０１
にはｐチャネル型ＭＯＳトランジスタが形成されている
と共に、ｐ型ウエル領域３０２にはｎチャネル型ＭＯＳ
トランジスタが形成されている。ｎ型ウエル領域３０１
及びｐ型ウエル領域３０２の表面部には、トレンチ分離
からなるフィールド絶縁膜３０３が形成されており、該
フィールド絶縁膜３０３はｐチャネル型ＭＯＳトランジ
スタとｎチャネル型ＭＯＳトランジスタとを互いに分離
していると共に、これらのＭＯＳトランジスタを他の素
子から分離している。
【００６２】ｎ型ウエル領域３０１及びｐ型ウエル領域
３０２の表面部におけるフィールド絶縁膜３０３に囲ま
れた領域にはゲート絶縁膜３０４がそれぞれ形成されて
おり、ｐチャネル型ＭＯＳトランジスタのゲート絶縁膜
３０４の上にはポリメタルゲート電極３０５Ａが形成さ
れていると共に、ｎチャネル型ＭＯＳトランジスタのゲ
ート絶縁膜３０４の上にはポリメタルゲート電極３０５
Ｂが形成されている。
３０２の表面部におけるフィールド絶縁膜３０３に囲ま
れた領域にはゲート絶縁膜３０４がそれぞれ形成されて
おり、ｐチャネル型ＭＯＳトランジスタのゲート絶縁膜
３０４の上にはポリメタルゲート電極３０５Ａが形成さ
れていると共に、ｎチャネル型ＭＯＳトランジスタのゲ
ート絶縁膜３０４の上にはポリメタルゲート電極３０５
Ｂが形成されている。
【００６３】ｐチャネル型ＭＯＳトランジスタを構成す
るポリメタルゲート電極３０５Ａは、例えば１００ｎｍ
の膜厚を有しボロン等のｐ+ 型不純物がドーピングされ
た下層のｐ+ 型ポリシリコン膜３０６Ａと、例えば５ｎ
ｍの膜厚を有する窒化タングステン（ＷＮx ）膜からな
るバリアメタル層３０７と、例えば５０ｎｍの膜厚を有
するタングステン膜からなる上層の金属膜３０８とから
構成されている。また、ｎチャネル型ＭＯＳトランジス
タを構成するポリメタルゲート電極３０５Ｂは、例えば
１００ｎｍの膜厚を有しリン等のｎ+ 型不純物がドーピ
ングされた下層のｎ+ 型ポリシリコン膜３０６Ｂと、例
えば５ｎｍの膜厚を有する窒化タングステン（ＷＮx ）
膜からなるバリアメタル層３０７と、例えば５０ｎｍの
膜厚を有するタングステン膜からなる上層の金属膜３０
８とから構成されている。
るポリメタルゲート電極３０５Ａは、例えば１００ｎｍ
の膜厚を有しボロン等のｐ+ 型不純物がドーピングされ
た下層のｐ+ 型ポリシリコン膜３０６Ａと、例えば５ｎ
ｍの膜厚を有する窒化タングステン（ＷＮx ）膜からな
るバリアメタル層３０７と、例えば５０ｎｍの膜厚を有
するタングステン膜からなる上層の金属膜３０８とから
構成されている。また、ｎチャネル型ＭＯＳトランジス
タを構成するポリメタルゲート電極３０５Ｂは、例えば
１００ｎｍの膜厚を有しリン等のｎ+ 型不純物がドーピ
ングされた下層のｎ+ 型ポリシリコン膜３０６Ｂと、例
えば５ｎｍの膜厚を有する窒化タングステン（ＷＮx ）
膜からなるバリアメタル層３０７と、例えば５０ｎｍの
膜厚を有するタングステン膜からなる上層の金属膜３０
８とから構成されている。
【００６４】ポリメタルゲート電極３０５Ａ、３０５Ｂ
の上には層間絶縁膜３１０が堆積されており、該層間絶
縁膜３１０には、例えばタングステン膜／窒化チタン膜
／チタン膜の積層膜からなる第１のプラグ３１１Ａ及び
第２のプラグ３１１Ｂが埋め込まれている。第１のプラ
グ３１１Ａは、金属膜３０８及びバリアメタル層３０７
を貫通してｐ+ 型ポリシリコン膜３０６Ａの上面に接続
されていると共に、第２のプラグ３１１Ｂは、金属膜３
０８及びバリアメタル層３０７を貫通してｎ+型ポリシ
リコン膜３０６Ｂの上面に接続されており、これによっ
て、デュアルゲートを有するＣＭＯＳトランジスタが実
現されている。
の上には層間絶縁膜３１０が堆積されており、該層間絶
縁膜３１０には、例えばタングステン膜／窒化チタン膜
／チタン膜の積層膜からなる第１のプラグ３１１Ａ及び
第２のプラグ３１１Ｂが埋め込まれている。第１のプラ
グ３１１Ａは、金属膜３０８及びバリアメタル層３０７
を貫通してｐ+ 型ポリシリコン膜３０６Ａの上面に接続
されていると共に、第２のプラグ３１１Ｂは、金属膜３
０８及びバリアメタル層３０７を貫通してｎ+型ポリシ
リコン膜３０６Ｂの上面に接続されており、これによっ
て、デュアルゲートを有するＣＭＯＳトランジスタが実
現されている。
【００６５】第３の実施形態に係る半導体装置による
と、第１のプラグ３１１Ａとｐ+ 型ポリシリコン膜３０
６Ａとが直接に接続されていると共に、第２のプラグ３
１１Ｂとｎ+ 型ポリシリコン膜３０６Ｂとが直接に接続
されているため、バリアメタル層３０７とｐ+ 型又はｎ
+ 型のポリシリコン膜３０６Ａ、３０６Ｂとの界面抵抗
の影響が低減するので、ＣＭＯＳトランジスタの動作速
度が速くなる。
と、第１のプラグ３１１Ａとｐ+ 型ポリシリコン膜３０
６Ａとが直接に接続されていると共に、第２のプラグ３
１１Ｂとｎ+ 型ポリシリコン膜３０６Ｂとが直接に接続
されているため、バリアメタル層３０７とｐ+ 型又はｎ
+ 型のポリシリコン膜３０６Ａ、３０６Ｂとの界面抵抗
の影響が低減するので、ＣＭＯＳトランジスタの動作速
度が速くなる。
【００６６】図１１及び図１２（ａ）〜（ｃ）は、５１
段のＣＭＯＳインバータが直列に接続されファンアウト
数が１であるリングオシレータにおけるシミュレーショ
ン結果を示しており、図１１はゲート幅と遅延時間との
関係を表わし、図１２（ａ）〜（ｃ）はバリアメタル層
３０７とｐ+ 型ポリシリコン膜３０６Ａ及びｎ+ 型ポリ
シリコン膜３０６Ｂとの界面抵抗と、遅延時間との関係
を表わしている。尚、図１２（ａ）は、ｐチャネル型Ｍ
ＯＳトランジスタのゲート幅が０．３３μｍで、ｎチャ
ネル型ＭＯＳトランジスタのゲート幅が０．２２μｍで
ある場合を示し、図１２（ｂ）は、ｐチャネル型ＭＯＳ
トランジスタのゲート幅が３μｍで、ｎチャネル型ＭＯ
Ｓトランジスタのゲート幅が２μｍである場合を示し、
図１２（ｃ）は、ｐチャネル型ＭＯＳトランジスタのゲ
ート幅が１５μｍで、ｎチャネル型ＭＯＳトランジスタ
のゲート幅が１０μｍである場合を示している。また、
図１１及び図１２（ａ）〜（ｃ）において、○印及び太
い実線は第３の実施形態を示し、●印及び細い実線は従
来例（図１３に示すポリメタルゲート電極）を示し、×
印及び破線は比較例（ポリシリコン膜の単層膜からなる
ゲート電極）を示している。
段のＣＭＯＳインバータが直列に接続されファンアウト
数が１であるリングオシレータにおけるシミュレーショ
ン結果を示しており、図１１はゲート幅と遅延時間との
関係を表わし、図１２（ａ）〜（ｃ）はバリアメタル層
３０７とｐ+ 型ポリシリコン膜３０６Ａ及びｎ+ 型ポリ
シリコン膜３０６Ｂとの界面抵抗と、遅延時間との関係
を表わしている。尚、図１２（ａ）は、ｐチャネル型Ｍ
ＯＳトランジスタのゲート幅が０．３３μｍで、ｎチャ
ネル型ＭＯＳトランジスタのゲート幅が０．２２μｍで
ある場合を示し、図１２（ｂ）は、ｐチャネル型ＭＯＳ
トランジスタのゲート幅が３μｍで、ｎチャネル型ＭＯ
Ｓトランジスタのゲート幅が２μｍである場合を示し、
図１２（ｃ）は、ｐチャネル型ＭＯＳトランジスタのゲ
ート幅が１５μｍで、ｎチャネル型ＭＯＳトランジスタ
のゲート幅が１０μｍである場合を示している。また、
図１１及び図１２（ａ）〜（ｃ）において、○印及び太
い実線は第３の実施形態を示し、●印及び細い実線は従
来例（図１３に示すポリメタルゲート電極）を示し、×
印及び破線は比較例（ポリシリコン膜の単層膜からなる
ゲート電極）を示している。
【００６７】シミュレーションは、第１及び第２のプラ
グ３１１Ａ、３１１Ｂの直径が０．２μｍであり、ゲー
ト長が０．１５μｍであり、（ｐチャネル型ＭＯＳトラ
ンジスタのゲート幅／ｎチャネル型ＭＯＳトランジスタ
のゲート幅）の値が１．５であり、金属膜３０８のシー
ト抵抗が４Ω／□であり、ｐ+型及びｎ+型のポリシリコ
ン膜３０６Ａ、３０６Ｂのシート抵抗が２５０Ω／□で
あり、第１及び第２のプラグ３１１Ａ、３１１Ｂと金属
膜３０８とのコンタクト抵抗Ｒcw1 が１プラグ当たり３
Ωであり、ｐ+ 型ポリシリコン膜３０６Ａとプラグ３１
１Ａとのコンタクト抵抗Ｒcw2 が１プラグ当たり１２５
Ωであり、ｎ+ 型ポリシリコン膜３０６Ｂとプラグ３１
１Ｂとのコンタクト抵抗Ｒcw2 が１プラグ当たり２５０
Ωであるとして計算した。
グ３１１Ａ、３１１Ｂの直径が０．２μｍであり、ゲー
ト長が０．１５μｍであり、（ｐチャネル型ＭＯＳトラ
ンジスタのゲート幅／ｎチャネル型ＭＯＳトランジスタ
のゲート幅）の値が１．５であり、金属膜３０８のシー
ト抵抗が４Ω／□であり、ｐ+型及びｎ+型のポリシリコ
ン膜３０６Ａ、３０６Ｂのシート抵抗が２５０Ω／□で
あり、第１及び第２のプラグ３１１Ａ、３１１Ｂと金属
膜３０８とのコンタクト抵抗Ｒcw1 が１プラグ当たり３
Ωであり、ｐ+ 型ポリシリコン膜３０６Ａとプラグ３１
１Ａとのコンタクト抵抗Ｒcw2 が１プラグ当たり１２５
Ωであり、ｎ+ 型ポリシリコン膜３０６Ｂとプラグ３１
１Ｂとのコンタクト抵抗Ｒcw2 が１プラグ当たり２５０
Ωであるとして計算した。
【００６８】図１２（ａ）に示すように、ゲート幅が極
めて短い場合には、界面抵抗が増大しても第３の実施形
態によると遅延時間が殆ど変化しないことが分かると共
に、界面抵抗の増大に伴って第３の実施形態と従来例と
の間の遅延時間の差が拡大することが分かる。また、第
３の実施形態の遅延時間は比較例と同程度であることも
分かる。
めて短い場合には、界面抵抗が増大しても第３の実施形
態によると遅延時間が殆ど変化しないことが分かると共
に、界面抵抗の増大に伴って第３の実施形態と従来例と
の間の遅延時間の差が拡大することが分かる。また、第
３の実施形態の遅延時間は比較例と同程度であることも
分かる。
【００６９】図１２（ｂ）に示すように、ゲート幅が少
し短い場合には、界面抵抗の増大に伴って、第３の実施
形態においても遅延時間は若干増加するが、第３の実施
形態と従来例との間の遅延時間の差は大きく拡大するこ
とが分かる。また、第３の実施形態の遅延時間は比較例
に比べて改善されていることが分かる。
し短い場合には、界面抵抗の増大に伴って、第３の実施
形態においても遅延時間は若干増加するが、第３の実施
形態と従来例との間の遅延時間の差は大きく拡大するこ
とが分かる。また、第３の実施形態の遅延時間は比較例
に比べて改善されていることが分かる。
【００７０】図１２（ｃ）に示すように、ゲート幅が長
くなると、ｐ+型及びｎ+型のポリシリコン膜３０６Ａ、
３０６Ｂの分布抵抗ｒpolyを流れる電流つまりコンタク
ト抵抗Ｒcw2 を流れる電流が低減するので、第３の実施
形態と従来例との間における遅延時間の差は殆ど現われ
ない。また、第３の実施形態の遅延時間は比較例に比べ
て大きく改善されていることが分かる。
くなると、ｐ+型及びｎ+型のポリシリコン膜３０６Ａ、
３０６Ｂの分布抵抗ｒpolyを流れる電流つまりコンタク
ト抵抗Ｒcw2 を流れる電流が低減するので、第３の実施
形態と従来例との間における遅延時間の差は殆ど現われ
ない。また、第３の実施形態の遅延時間は比較例に比べ
て大きく改善されていることが分かる。
【００７１】尚、第１及び第２のプラグ３１１Ａ、３１
１Ｂの半径がｒであって、金属膜３０８の厚さがｔであ
るとすると、第１及び第２のプラグ３１１Ａ、３１１Ｂ
と金属膜３０８との接触面積は２πｒｔとなり、第１又
は第２のプラグ３１１Ａ、３１１Ｂとｐ+ 型又はｎ+ 型
のポリシリコン膜３０６Ａ、３０６Ｂとの接触面積はπ
ｒ2 となる。従って、（プラグと金属膜との接触面積）
／（プラグとポリシリコン膜との接触面積）＝２πｒｔ
／πｒ2 ＝２ｔ／ｒは、０．０５〜３の範囲が好まし
い。
１Ｂの半径がｒであって、金属膜３０８の厚さがｔであ
るとすると、第１及び第２のプラグ３１１Ａ、３１１Ｂ
と金属膜３０８との接触面積は２πｒｔとなり、第１又
は第２のプラグ３１１Ａ、３１１Ｂとｐ+ 型又はｎ+ 型
のポリシリコン膜３０６Ａ、３０６Ｂとの接触面積はπ
ｒ2 となる。従って、（プラグと金属膜との接触面積）
／（プラグとポリシリコン膜との接触面積）＝２πｒｔ
／πｒ2 ＝２ｔ／ｒは、０．０５〜３の範囲が好まし
い。
【００７２】（第３の実施形態の変形例）以下、本発明
の第３の実施形態の変形例に係る半導体装置について、
図１０（ａ）及び（ｂ）を参照しながら説明する。尚、
第３の実施形態は、デュアルゲートを有するＣＭＯＳト
ランジスタを備えている場合である。
の第３の実施形態の変形例に係る半導体装置について、
図１０（ａ）及び（ｂ）を参照しながら説明する。尚、
第３の実施形態は、デュアルゲートを有するＣＭＯＳト
ランジスタを備えている場合である。
【００７３】図１０（ａ）は、ＣＭＯＳ1 及びＣＭＯＳ
2 の平面構造を示し、図１０（ｂ）は図１０（ａ）にお
けるＸｂ−Ｘｂの断面構造を示している。
2 の平面構造を示し、図１０（ｂ）は図１０（ａ）にお
けるＸｂ−Ｘｂの断面構造を示している。
【００７４】第３の実施形態の変形例は、第３の実施形
態と比べて、１つのプラグ３１１がｐ+ 型ポリシリコン
膜３０６Ａとｎ+ 型のポリシリコン膜３０６Ｂとに共通
に接続されている点で異なり、その他の点では同じであ
る。従って、その他の点については説明を省略する。
態と比べて、１つのプラグ３１１がｐ+ 型ポリシリコン
膜３０６Ａとｎ+ 型のポリシリコン膜３０６Ｂとに共通
に接続されている点で異なり、その他の点では同じであ
る。従って、その他の点については説明を省略する。
【００７５】尚、第１〜第３の実施形態においては、バ
リアメタル層は、窒化タングステン膜により形成した
が、これに代えて、窒化チタン膜又は窒化タンタル膜に
より形成してもよい。
リアメタル層は、窒化タングステン膜により形成した
が、これに代えて、窒化チタン膜又は窒化タンタル膜に
より形成してもよい。
【００７６】また、第１〜第３の実施形態においては、
下層のポリシリコン膜と上層の金属膜との間にバリアメ
タル層が設けられていたが、該バリアメタル層が設けら
れていなくても、本発明の効果は得られる。この場合に
は、プラグの下端部は、金属膜及びポリシリコン膜とそ
れぞれ接続されることになるので、金属膜とポリシリコ
ン膜との間の分布界面抵抗を低減することができる。
下層のポリシリコン膜と上層の金属膜との間にバリアメ
タル層が設けられていたが、該バリアメタル層が設けら
れていなくても、本発明の効果は得られる。この場合に
は、プラグの下端部は、金属膜及びポリシリコン膜とそ
れぞれ接続されることになるので、金属膜とポリシリコ
ン膜との間の分布界面抵抗を低減することができる。
【００７７】また、第１〜第３の実施形態における下層
のポリシリコン膜に代えて、アモルファスシリコン膜等
のシリコンを主成分とするシリコン含有材料膜を用いて
もよい。
のポリシリコン膜に代えて、アモルファスシリコン膜等
のシリコンを主成分とするシリコン含有材料膜を用いて
もよい。
【００７８】また、第１〜第３の実施形態における下層
のポリシリコン膜に代えて、ゲルマニウム（Ｇｅ）を含
むシリコンゲルマニウム（ＳｉＧｅ）膜を用いてもよ
い。ＳｉＧｅ膜を用いると、バンドギャップが調整可能
になるため、ポリシリコン膜を用いる場合のようにボロ
ン又はリン等をドーピングすることなく、トランジスタ
を形成することが可能になる。従って、第１又は第２の
実施形態を用いて表面チャネル型のシングルゲートＣＭ
ＯＳトランジスタを実現できる。もちろん、ＳｉＧｅ膜
にボロン又はリン等をドーピングして、第３の実施形態
のようなデュアルゲートＣＭＯＳトランジスタを形成し
てもよい。
のポリシリコン膜に代えて、ゲルマニウム（Ｇｅ）を含
むシリコンゲルマニウム（ＳｉＧｅ）膜を用いてもよ
い。ＳｉＧｅ膜を用いると、バンドギャップが調整可能
になるため、ポリシリコン膜を用いる場合のようにボロ
ン又はリン等をドーピングすることなく、トランジスタ
を形成することが可能になる。従って、第１又は第２の
実施形態を用いて表面チャネル型のシングルゲートＣＭ
ＯＳトランジスタを実現できる。もちろん、ＳｉＧｅ膜
にボロン又はリン等をドーピングして、第３の実施形態
のようなデュアルゲートＣＭＯＳトランジスタを形成し
てもよい。
【００７９】さらに、第１〜第３の実施形態におけるシ
リコン基板に代えて、ＳＯＩ基板を用いてもよい。
リコン基板に代えて、ＳＯＩ基板を用いてもよい。
【００８０】
【発明の効果】本発明の半導体装置によると、ゲート電
極がＡＣ動作をする際の分布界面抵抗の影響を低減でき
るため、ＭＯＳトランジスタの動作速度を速くすること
ができる。
極がＡＣ動作をする際の分布界面抵抗の影響を低減でき
るため、ＭＯＳトランジスタの動作速度を速くすること
ができる。
【００８１】また、本発明に係る半導体装置の製造方法
によると、ゲート電極がＡＣ動作をする際の分布界面抵
抗の影響を低減できる本発明に係る半導体装置を確実に
製造することができる。
によると、ゲート電極がＡＣ動作をする際の分布界面抵
抗の影響を低減できる本発明に係る半導体装置を確実に
製造することができる。
【図１】（ａ）は、第１の実施形態に係る半導体装置の
断面構造を示し、図２における１ａ−１ａ線の断面図で
ある。（ｂ）は、第１の実施形態に係る半導体装置の断
面構造を示し、図２における１ｂ−１ｂ線の断面図であ
る。
断面構造を示し、図２における１ａ−１ａ線の断面図で
ある。（ｂ）は、第１の実施形態に係る半導体装置の断
面構造を示し、図２における１ｂ−１ｂ線の断面図であ
る。
【図２】第１の実施形態に係る半導体装置の平面図であ
る。
る。
【図３】第１の実施形態に係る半導体装置の電気的等価
回路図である。
回路図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｃ）は、第１の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
体装置の製造方法の各工程を示す断面図である。
【図６】第１の実施形態の変形例に係る半導体装置の断
面図である。
面図である。
【図７】ｎ段のＣＭＯＳインバータが直列に接続されて
なるインバータチェーンの回路図である。
なるインバータチェーンの回路図である。
【図８】（ａ）は第２の実施形態に係る半導体装置の平
面図であり、（ｂ）は（ａ）におけるVIIIｂ−VIIIｂの
断面図である。
面図であり、（ｂ）は（ａ）におけるVIIIｂ−VIIIｂの
断面図である。
【図９】（ａ）は第３の実施形態に係る半導体装置の平
面図であり、（ｂ）は（ａ）におけるIXｂ−IXｂの断面
図である。
面図であり、（ｂ）は（ａ）におけるIXｂ−IXｂの断面
図である。
【図１０】（ａ）は第３の実施形態の変形例に係る半導
体装置の平面図であり、（ｂ）は（ａ）におけるＸｂ−
Ｘｂの断面図である。
体装置の平面図であり、（ｂ）は（ａ）におけるＸｂ−
Ｘｂの断面図である。
【図１１】第３の実施形態に係る半導体装置を評価する
ために行なったシミュレーション結果を示し、ゲート幅
と遅延時間との関係を表わしている。
ために行なったシミュレーション結果を示し、ゲート幅
と遅延時間との関係を表わしている。
【図１２】（ａ）〜（ｃ）は、第３の実施形態に係る半
導体装置を評価するために行なったシミュレーション結
果を示し、バリアメタル層とポリシリコン膜との界面抵
抗と、遅延時間との関係を表わしている。
導体装置を評価するために行なったシミュレーション結
果を示し、バリアメタル層とポリシリコン膜との界面抵
抗と、遅延時間との関係を表わしている。
【図１３】従来の半導体装置の断面図である。
【図１４】従来の半導体装置の電気的等価回路図であ
る。
る。
１００ シリコン基板 １０１ フィールド絶縁膜 １０２ ゲート絶縁膜 １０３ ポリメタルゲート電極 １０４ ポリシリコン膜 １０５ バリアメタル層 １０６ 金属膜 １０７ サイドウォール １０８ 不純物拡散層 １１０ 層間絶縁膜 １１１ コンタクトホール １１２ プラグ １１３ 金属配線 ２００ シリコン基板 ２０１ ｎ型ウエル領域 ２０２ ｐ型ウエル領域 ２０３ フィールド絶縁膜 ２０４ ゲート絶縁膜 ２０５ ポリメタルゲート電極 ２０６ ポリメタル膜 ２０７ バリアメタル膜 ２０８ 金属膜 ２１０ 層間絶縁膜 ２１１ プラグ ３００ シリコン基板 ３０１ ｎ型ウエル領域 ３０２ ｐ型ウエル領域 ３０３ フィールド絶縁膜 ３０４ ゲート絶縁膜 ３０５Ａ ポリメタルゲート電極 ３０５Ｂ ポリメタルゲート電極 ３０６Ａ ｎ+ 型ポリシリコン膜 ３０６Ｂ ｐ+ 型ポリシリコン膜 ３０７ バリアメタル層 ３０８ 金属膜 ３１０ 層間絶縁膜 ３１１Ａ 第１のプラグ ３１１Ｂ 第２のプラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｇ 21/336 ３０１Ｙ
Claims (10)
- 【請求項１】 半導体領域上に絶縁膜を介して設けられ
ており、シリコンを主成分とするシリコン含有材料から
なる下層膜と金属からなる上層膜とを有するゲート電極
と、 前記ゲート電極の上に堆積された層間絶縁膜と、 前記層間絶縁膜に形成されたコンタクトホールに埋め込
まれ、下端部が前記下層膜及び前記上層膜にそれぞれ接
続されたプラグとを備えていることを特徴とする半導体
装置。 - 【請求項２】 前記プラグの下端部は、前記上層膜を貫
通して前記下層膜の上面と接続していることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項３】 前記ゲート電極は、前記下層膜と前記上
層膜との間に中間層を有し、 前記プラグの下端部は、前記上層膜及び前記中間層を貫
通して前記下層膜の上面と接続していることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項４】 前記下層膜はポリシリコンからなり、 前記ゲート電極はポリメタル構造を有していることを特
徴とする請求項３に記載の半導体装置。 - 【請求項５】 前記下層膜はシリコンゲルマニウムから
なり、 前記ゲート電極はポリメタル構造を有していることを特
徴とする請求項３に記載の半導体装置。 - 【請求項６】 前記ゲート電極のゲート長は０．２５μ
ｍ以下であることを特徴とする請求項４又は５に記載の
半導体装置。 - 【請求項７】 半導体領域上の絶縁膜の上に、シリコン
を主成分とするシリコン含有材料からなる下層膜と金属
からなる上層膜とを有する積層膜を形成する工程と、 前記積層膜をパターニングして、前記下層膜及び前記上
層膜からなるゲート電極を形成する工程と、 前記ゲート電極の上に層間絶縁膜を堆積する工程と、 前記層間絶縁膜及び前記上層膜にコンタクトホールを形
成する工程と、 前記コンタクトホールに導電性材料を埋め込むことによ
り、下端部が前記上層膜を貫通して前記下層膜の上面に
接続されたプラグを形成する工程とを備えていることを
特徴とする半導体装置の製造方法。 - 【請求項８】 前記積層膜は、前記下層膜と前記上層膜
との間に中間層を有しており、 前記ゲート電極は、前記下層膜、前記中間層及び前記上
層膜からなり、 前記コンタクトホールは、前記層間絶縁膜、前記上層膜
及び前記中間層に形成されており、 前記プラグの下端部は、前記上層膜及び前記中間層を貫
通して前記下層膜の上面に接続されていることを特徴と
する請求項７に記載の半導体装置の製造方法。 - 【請求項９】 前記下層膜はポリシリコンからなり、 前記ゲート電極はポリメタル構造を有していることを特
徴とする請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記下層膜はシリコンゲルマニウムか
らなり、 前記ゲート電極はポリメタル構造を有していることを特
徴とする請求項８に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000226435A JP3394022B2 (ja) | 1999-08-16 | 2000-07-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-229728 | 1999-08-16 | ||
| JP22972899 | 1999-08-16 | ||
| JP2000226435A JP3394022B2 (ja) | 1999-08-16 | 2000-07-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001127158A true JP2001127158A (ja) | 2001-05-11 |
| JP3394022B2 JP3394022B2 (ja) | 2003-04-07 |
Family
ID=26528956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000226435A Expired - Fee Related JP3394022B2 (ja) | 1999-08-16 | 2000-07-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3394022B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003046001A (ja) * | 2001-08-02 | 2003-02-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2007073917A (ja) * | 2005-08-08 | 2007-03-22 | Nec Corp | 半導体装置及び半導体装置の抵抗低減方法 |
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| US7776687B2 (en) | 2006-05-03 | 2010-08-17 | Samsung Electronics Co., Ltd. | Semiconductor device having a gate contact structure capable of reducing interfacial resistance and method of forming the same |
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| US8592889B1 (en) * | 2012-05-21 | 2013-11-26 | United Microelectronics Corp. | Memory structure |
| US9105618B2 (en) | 2013-09-17 | 2015-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
2000
- 2000-07-27 JP JP2000226435A patent/JP3394022B2/ja not_active Expired - Fee Related
Cited By (10)
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