JPH0555487A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0555487A JPH0555487A JP3215239A JP21523991A JPH0555487A JP H0555487 A JPH0555487 A JP H0555487A JP 3215239 A JP3215239 A JP 3215239A JP 21523991 A JP21523991 A JP 21523991A JP H0555487 A JPH0555487 A JP H0555487A
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Abstract
(57)【要約】
【目的】電圧オフセットがなく、動作上優れた対象性を
有するデータ線負荷回路を備えた半導体装置を提供する
こと。 【構成】イオン打ち込みにより不純物領域が形成され少
なくともデータ線対が接続される一組のトランジスタ対
を含むデータ線負荷回路を有し、前記データ線負荷回路
により前記データ線の電位が所定電位に設定される半導
体装置において、基板面に垂直な軸とイオン打ち込み方
向との間に１゜以上の角度が生ずる方向に対し、少なく
とも前記データ線対が接続される一組のトランジスタ対
のチャネル方向が垂直となるよう配置されることを特徴
とする半導体装置。 【効果】データ線負荷回路を構成するトランジスタに、
イオン打ち込み時のオフセット領域に起因する寄生抵抗
の発生するのをを防ぎ、動作上優れた対象性を有するデ
ータ線負荷回路を備えた半導体装置を実現できる。
有するデータ線負荷回路を備えた半導体装置を提供する
こと。 【構成】イオン打ち込みにより不純物領域が形成され少
なくともデータ線対が接続される一組のトランジスタ対
を含むデータ線負荷回路を有し、前記データ線負荷回路
により前記データ線の電位が所定電位に設定される半導
体装置において、基板面に垂直な軸とイオン打ち込み方
向との間に１゜以上の角度が生ずる方向に対し、少なく
とも前記データ線対が接続される一組のトランジスタ対
のチャネル方向が垂直となるよう配置されることを特徴
とする半導体装置。 【効果】データ線負荷回路を構成するトランジスタに、
イオン打ち込み時のオフセット領域に起因する寄生抵抗
の発生するのをを防ぎ、動作上優れた対象性を有するデ
ータ線負荷回路を備えた半導体装置を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特にデー
タ線負荷回路の配置方法に関するものである。
タ線負荷回路の配置方法に関するものである。
【０００２】
【従来の技術】一般に、例えば１００の結晶方位を持つ
シリコン基板にイオン打ち込み法を用いて不純物領域を
形成する場合、トンネリング効果による不具合を抑える
ためシリコン基板に垂直とならない、例えば７゜前後角
度オフセットをつけた状態でイオン打ち込みを行なう。
図６はチャネル方向が前述の角度オフセットの生ずる方
向と平行となるよう配置されたＭＯＳトランジスタの断
面構造を示す図である。この図６のトランジスタはＬＤ
Ｄ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を
持つＮチャネルトラインジスタであり、Ｎ型不純物濃度
の薄い領域８、９をたとえばポリシリコンより成るゲー
ト電極１をマスクにしてイオン打ち込みした後、サイド
ウォール２、３を形成しＮ型高濃度不純物領域１０、１
１を打ち込むことにより形成する。ここでＭＯＳトラン
ジスタのソース電極もしくはドレイン電極は不純物領域
１０もしくは１１より各々取り出される。これらのイオ
ン打ち込みはシリコン基板に対して垂直に行われないた
め薄い不純物領域８はゲート電極１の左端より高濃度不
純物領域１０側にずれ、チャネル左端にはゲート電極と
Ｎ型不純物領域がオーバーラップしないオフセット領域
１２が生ずる。図６に示されるＮチャネルトランジスタ
の高濃度不純物領域１０をソース電極としたときの等価
回路は図７のようになる。図７に示されるように、オフ
セット領域１２は等価的に寄生抵抗となり、理想トラン
ジスタのソース端子ＳＳ２と高濃度不純物領域１０より
取り出されたソース電極ＳＴ２との間に縦列接続される
構成になる。
シリコン基板にイオン打ち込み法を用いて不純物領域を
形成する場合、トンネリング効果による不具合を抑える
ためシリコン基板に垂直とならない、例えば７゜前後角
度オフセットをつけた状態でイオン打ち込みを行なう。
図６はチャネル方向が前述の角度オフセットの生ずる方
向と平行となるよう配置されたＭＯＳトランジスタの断
面構造を示す図である。この図６のトランジスタはＬＤ
Ｄ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を
持つＮチャネルトラインジスタであり、Ｎ型不純物濃度
の薄い領域８、９をたとえばポリシリコンより成るゲー
ト電極１をマスクにしてイオン打ち込みした後、サイド
ウォール２、３を形成しＮ型高濃度不純物領域１０、１
１を打ち込むことにより形成する。ここでＭＯＳトラン
ジスタのソース電極もしくはドレイン電極は不純物領域
１０もしくは１１より各々取り出される。これらのイオ
ン打ち込みはシリコン基板に対して垂直に行われないた
め薄い不純物領域８はゲート電極１の左端より高濃度不
純物領域１０側にずれ、チャネル左端にはゲート電極と
Ｎ型不純物領域がオーバーラップしないオフセット領域
１２が生ずる。図６に示されるＮチャネルトランジスタ
の高濃度不純物領域１０をソース電極としたときの等価
回路は図７のようになる。図７に示されるように、オフ
セット領域１２は等価的に寄生抵抗となり、理想トラン
ジスタのソース端子ＳＳ２と高濃度不純物領域１０より
取り出されたソース電極ＳＴ２との間に縦列接続される
構成になる。
【０００３】図５は従来の半導体装置におけるデータ線
負荷回路のレイアウト図の一例であり、フィールド層、
ポリシリコン層、コンタクト層と金属配線層のみが記さ
れている。図５においてトランジスタＴ１、Ｔ２はゲー
ト電極とドレイン電極が電源線ＶＤＤに、ソース電極が
データ線ＤＬ、ＤＬＢ間にそれぞれ接続されるＮチャネ
ルトランジスタであり、トランジスタＴ３、Ｔ４はゲー
ト電極がデータ線負荷回路制御信号ＣＬＫに、ソース電
極が接地線ＧＮＤに、ドレイン電極がデータ線ＤＬ、Ｄ
ＬＢにそれぞれ接続されるＮチャネルトランジスタであ
る。ここで、トランジスタＴ１、Ｔ２はレイアウト上同
サイズ、トランジスタＴ３、Ｔ４もレイアウト上同サイ
ズであり、前述のイオン打ち込みは図５の矢印ＩＤで示
される方向から傾いて行われる。
負荷回路のレイアウト図の一例であり、フィールド層、
ポリシリコン層、コンタクト層と金属配線層のみが記さ
れている。図５においてトランジスタＴ１、Ｔ２はゲー
ト電極とドレイン電極が電源線ＶＤＤに、ソース電極が
データ線ＤＬ、ＤＬＢ間にそれぞれ接続されるＮチャネ
ルトランジスタであり、トランジスタＴ３、Ｔ４はゲー
ト電極がデータ線負荷回路制御信号ＣＬＫに、ソース電
極が接地線ＧＮＤに、ドレイン電極がデータ線ＤＬ、Ｄ
ＬＢにそれぞれ接続されるＮチャネルトランジスタであ
る。ここで、トランジスタＴ１、Ｔ２はレイアウト上同
サイズ、トランジスタＴ３、Ｔ４もレイアウト上同サイ
ズであり、前述のイオン打ち込みは図５の矢印ＩＤで示
される方向から傾いて行われる。
【０００４】図８は図５に示されるセンスアンプの等価
回路であり、拡散抵抗、コンタクト抵抗、ポリシリコン
抵抗、金属配線抵抗等の寄生抵抗は省略されている。図
５のデータ線負荷回路レイアウトではトランジスタＴ
１、Ｔ２、Ｔ３、Ｔ４のチャネル方向が同じく図５中矢
印で示されるイオン打ち込み方向ＩＤと平行となるた
め、トランジスタＴ１のソース端、トランジスタＴ２の
ドレイン端、トランジスタＴ３のドレイン端、及びトラ
ンジスタＴ４のソース端に前述のオフセット領域に起因
する寄生抵抗ＲＬ１、ＲＬ２、ＲＬ３、ＲＬ４がそれぞ
れ接続されることになる。ここで、トランジスタＴ１と
Ｔ２、Ｔ３とＴ４のチャネル幅は同一であるため、寄生
抵抗ＲＬ１とＲＬ２及びＲＬ３とＲＬ４はそれぞれ同値
の抵抗となる。
回路であり、拡散抵抗、コンタクト抵抗、ポリシリコン
抵抗、金属配線抵抗等の寄生抵抗は省略されている。図
５のデータ線負荷回路レイアウトではトランジスタＴ
１、Ｔ２、Ｔ３、Ｔ４のチャネル方向が同じく図５中矢
印で示されるイオン打ち込み方向ＩＤと平行となるた
め、トランジスタＴ１のソース端、トランジスタＴ２の
ドレイン端、トランジスタＴ３のドレイン端、及びトラ
ンジスタＴ４のソース端に前述のオフセット領域に起因
する寄生抵抗ＲＬ１、ＲＬ２、ＲＬ３、ＲＬ４がそれぞ
れ接続されることになる。ここで、トランジスタＴ１と
Ｔ２、Ｔ３とＴ４のチャネル幅は同一であるため、寄生
抵抗ＲＬ１とＲＬ２及びＲＬ３とＲＬ４はそれぞれ同値
の抵抗となる。
【０００５】図８の負荷回路等価回路において、制御信
号ＣＬＫによりトランジスタＴ３、Ｔ４が導通すると、
データ線ＤＬ、ＤＬＢはトランジスタＴ１とＴ３、トラ
ンジスタＴ２とＴ４の能力比で決まる電位にそれぞれ設
定され、その電位は電源電圧の半分程度である。データ
線ＤＬ、ＤＬＢには例えばメモリ回路でメモリセルから
の微少振幅を持つ相補の信号が出力されるデータ線対が
接続され、動作時の振幅は百ミリボルトから数百ミリボ
ルト程度である。
号ＣＬＫによりトランジスタＴ３、Ｔ４が導通すると、
データ線ＤＬ、ＤＬＢはトランジスタＴ１とＴ３、トラ
ンジスタＴ２とＴ４の能力比で決まる電位にそれぞれ設
定され、その電位は電源電圧の半分程度である。データ
線ＤＬ、ＤＬＢには例えばメモリ回路でメモリセルから
の微少振幅を持つ相補の信号が出力されるデータ線対が
接続され、動作時の振幅は百ミリボルトから数百ミリボ
ルト程度である。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は上
記のように構成されているため、以下のような課題があ
る。
記のように構成されているため、以下のような課題があ
る。
【０００７】データ線ＤＬ、ＤＬＢにメモリセル等から
データが出力されていない状態で制御信号ＣＬＫがＨｉ
ｇｈとなり負荷回路が活性化されると、電源線ＶＤＤか
らトランジスタＴ１、Ｔ３を介して接地線に、同様に電
源線ＶＤＤからトランジスタＴ２、Ｔ４を介して接地線
に電流が流れ、双方の電流はほぼ同量である。この電流
により寄生抵抗ＲＬ１、ＲＬ２、ＲＬ３及びＲＬ４に電
圧降下が生ずる。各トランジスタの能力は実効的ゲート
・ソース間電圧により決定されるが、トランジスタＴ１
ではＶＤＤとトランジスタＴ１の理想ソース端子Ｓ１の
電位差、トランジスタＴ２ではＶＤＤとＤＬＢの電位差
となるため、結果的にトランジスタＴ２のゲート・ソー
ス間電圧の方が大きくなり、トランジスタＴ２のオン抵
抗はトランジスタＴ１のオン抵抗より小さくなる。一
方、トランジスタＴ３の実効的ゲート・ソース間電圧は
ＣＬＫと接地線ＧＮＤの電位差、トランジスタＴ４では
ＣＬＫとトランジスタＴ４の理想ソース端子Ｓ４の電位
差と寄生抵抗ＲＬ４での電圧降下分だけ差が生じ、結果
的にトランジスタＴ３のゲート・ソース間電圧の方が大
きくなり、トランジスタＴ３のオン抵抗はトランジスタ
Ｔ４のオン抵抗より小さくなる。すなわち、トランジス
タＴ２、Ｔ３のオン抵抗はそれぞれＴ１、Ｔ４より小さ
くなるのでＤＬはＤＬＢより低電位となる。
データが出力されていない状態で制御信号ＣＬＫがＨｉ
ｇｈとなり負荷回路が活性化されると、電源線ＶＤＤか
らトランジスタＴ１、Ｔ３を介して接地線に、同様に電
源線ＶＤＤからトランジスタＴ２、Ｔ４を介して接地線
に電流が流れ、双方の電流はほぼ同量である。この電流
により寄生抵抗ＲＬ１、ＲＬ２、ＲＬ３及びＲＬ４に電
圧降下が生ずる。各トランジスタの能力は実効的ゲート
・ソース間電圧により決定されるが、トランジスタＴ１
ではＶＤＤとトランジスタＴ１の理想ソース端子Ｓ１の
電位差、トランジスタＴ２ではＶＤＤとＤＬＢの電位差
となるため、結果的にトランジスタＴ２のゲート・ソー
ス間電圧の方が大きくなり、トランジスタＴ２のオン抵
抗はトランジスタＴ１のオン抵抗より小さくなる。一
方、トランジスタＴ３の実効的ゲート・ソース間電圧は
ＣＬＫと接地線ＧＮＤの電位差、トランジスタＴ４では
ＣＬＫとトランジスタＴ４の理想ソース端子Ｓ４の電位
差と寄生抵抗ＲＬ４での電圧降下分だけ差が生じ、結果
的にトランジスタＴ３のゲート・ソース間電圧の方が大
きくなり、トランジスタＴ３のオン抵抗はトランジスタ
Ｔ４のオン抵抗より小さくなる。すなわち、トランジス
タＴ２、Ｔ３のオン抵抗はそれぞれＴ１、Ｔ４より小さ
くなるのでＤＬはＤＬＢより低電位となる。
【０００８】以上のように、従来の半導体装置ではデー
タ線負荷回路により設定されるデータ線対ＤＬ、ＤＬＢ
の電位に差が生ずるため、ＤＬ、ＤＬＢの電位差を検出
するセンスアンプには初期的に電圧オフセットを持つ信
号が入力されることになる。データ線ＤＬ、ＤＬＢの電
位差は前述のように数百ミリボルト以下であるため、こ
の初期的な電圧オフセットはセンスアンプの増幅動作の
妨げとなる、例えばセンスアンプの増幅スピードが遅く
なる、もしくはセンスアンプ初期動作時に誤データが出
力される等の問題を有していた。
タ線負荷回路により設定されるデータ線対ＤＬ、ＤＬＢ
の電位に差が生ずるため、ＤＬ、ＤＬＢの電位差を検出
するセンスアンプには初期的に電圧オフセットを持つ信
号が入力されることになる。データ線ＤＬ、ＤＬＢの電
位差は前述のように数百ミリボルト以下であるため、こ
の初期的な電圧オフセットはセンスアンプの増幅動作の
妨げとなる、例えばセンスアンプの増幅スピードが遅く
なる、もしくはセンスアンプ初期動作時に誤データが出
力される等の問題を有していた。
【０００９】本発明はかかる課題を解決するためになさ
れたものであり、動作オフセットがなく、動作上優れた
対象性を有するデータ線負荷回路を備えた半導体装置を
提供することを目的とする。
れたものであり、動作オフセットがなく、動作上優れた
対象性を有するデータ線負荷回路を備えた半導体装置を
提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
イオン打ち込みにより不純物領域が形成され少なくとも
データ線対が接続される一組のトランジスタ対を含むデ
ータ線負荷回路を有し、前記データ線負荷回路により前
記データ線の電位が所定電位に設定される半導体装置に
おいて、基板面に垂直な軸とイオン打ち込み方向との間
に１゜以上の角度が生ずる方向に対し、少なくとも前記
データ線対が接続される一組のトランジスタ対のチャネ
ル方向が垂直となるよう配置されることを特徴とする半
導体装置である。
イオン打ち込みにより不純物領域が形成され少なくとも
データ線対が接続される一組のトランジスタ対を含むデ
ータ線負荷回路を有し、前記データ線負荷回路により前
記データ線の電位が所定電位に設定される半導体装置に
おいて、基板面に垂直な軸とイオン打ち込み方向との間
に１゜以上の角度が生ずる方向に対し、少なくとも前記
データ線対が接続される一組のトランジスタ対のチャネ
ル方向が垂直となるよう配置されることを特徴とする半
導体装置である。
【００１１】
【作用】本発明の半導体装置では、データ線負荷回路内
にイオン打ち込み角度に起因したの寄生抵抗が生ずるこ
とがなく、データ線負荷回路による設定電位は同一とな
る。
にイオン打ち込み角度に起因したの寄生抵抗が生ずるこ
とがなく、データ線負荷回路による設定電位は同一とな
る。
【００１２】
【実施例】図１は本発明にかかる実施例の一例を示すデ
ータ線負荷回路のレイアウト図であり、フィールド層、
ポリシリコン層、コンタクト層と金属配線層のみが記さ
れている。図１においてトランジスタＴ１、Ｔ２はゲー
ト電極とドレイン電極が電源線ＶＤＤに、ソース電極が
データ線ＤＬ、ＤＬＢ間にそれぞれ接続されるＮチャネ
ルトランジスタであり、トランジスタＴ３、Ｔ４はゲー
ト電極がデータ線負荷回路制御信号ＣＬＫに、ソース電
極が接地線ＧＮＤに、ドレイン電極がデータ線ＤＬ、Ｄ
ＬＢにそれぞれ接続されるＮチャネルトランジスタであ
る。ここで、トランジスタＴ１、Ｔ２はレイアウト上同
サイズ、トランジスタＴ３、Ｔ４もレイアウト上同サイ
ズであり、前述のイオン打ち込みは図１の矢印ＩＤで示
される方向から傾いて行われる。
ータ線負荷回路のレイアウト図であり、フィールド層、
ポリシリコン層、コンタクト層と金属配線層のみが記さ
れている。図１においてトランジスタＴ１、Ｔ２はゲー
ト電極とドレイン電極が電源線ＶＤＤに、ソース電極が
データ線ＤＬ、ＤＬＢ間にそれぞれ接続されるＮチャネ
ルトランジスタであり、トランジスタＴ３、Ｔ４はゲー
ト電極がデータ線負荷回路制御信号ＣＬＫに、ソース電
極が接地線ＧＮＤに、ドレイン電極がデータ線ＤＬ、Ｄ
ＬＢにそれぞれ接続されるＮチャネルトランジスタであ
る。ここで、トランジスタＴ１、Ｔ２はレイアウト上同
サイズ、トランジスタＴ３、Ｔ４もレイアウト上同サイ
ズであり、前述のイオン打ち込みは図１の矢印ＩＤで示
される方向から傾いて行われる。
【００１３】図２は図１でデータ線負荷回路を構成する
ＮチャネルトランジスタＴ１、Ｔ２、Ｔ３、もしくはＴ
４の断面構造を示す図である。本発明の半導体装置にお
けるデータ線負荷回路を構成するＮチャネルトランジス
タはチャネル方向が前述の角度オフセットの生ずる方向
と垂直となるよう配置されているため、Ｎ型不純物濃度
の薄い領域８、９のエッジはゲート電極１のエッジとほ
ぼ一致して打ち込まれ、図６に示されるようなチャネル
端のオフセット領域が生ずる事はない。図３は図２の構
成を持つトランジスタの等価回路であるが、前述のオフ
セット領域に起因する寄生抵抗は接続されない。
ＮチャネルトランジスタＴ１、Ｔ２、Ｔ３、もしくはＴ
４の断面構造を示す図である。本発明の半導体装置にお
けるデータ線負荷回路を構成するＮチャネルトランジス
タはチャネル方向が前述の角度オフセットの生ずる方向
と垂直となるよう配置されているため、Ｎ型不純物濃度
の薄い領域８、９のエッジはゲート電極１のエッジとほ
ぼ一致して打ち込まれ、図６に示されるようなチャネル
端のオフセット領域が生ずる事はない。図３は図２の構
成を持つトランジスタの等価回路であるが、前述のオフ
セット領域に起因する寄生抵抗は接続されない。
【００１４】図４は図１に示されるデータ線負荷回路の
等価回路であり、拡散抵抗、コンタクト抵抗、ポリシリ
コン抵抗、金属配線抵抗等の寄生抵抗は省略されてい
る。図１のデータ線負荷回路レイアウトではトランジス
タＴ１、Ｔ２、Ｔ３、Ｔ４のチャネル方向が同じく図１
中矢印で示されるイオン打ち込み方向ＩＤと垂直となる
ため、トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４の両ソース
端、ドレイン端に前述のオフセット領域に起因する寄生
抵抗が接続されることはない。
等価回路であり、拡散抵抗、コンタクト抵抗、ポリシリ
コン抵抗、金属配線抵抗等の寄生抵抗は省略されてい
る。図１のデータ線負荷回路レイアウトではトランジス
タＴ１、Ｔ２、Ｔ３、Ｔ４のチャネル方向が同じく図１
中矢印で示されるイオン打ち込み方向ＩＤと垂直となる
ため、トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４の両ソース
端、ドレイン端に前述のオフセット領域に起因する寄生
抵抗が接続されることはない。
【００１５】図４のデータ線負荷回路等価回路におい
て、データ線ＤＬ、ＤＬＢにメモリセル等からデータが
出力されていない状態で制御信号ＣＬＫがＨｉｇｈとな
り負荷回路が活性化されると、電源線ＶＤＤからトラン
ジスタＴ１、Ｔ３を介して接地線に、同様に電源線ＶＤ
ＤからトランジスタＴ２、Ｔ４を介して接地線に電流が
流れ、双方の電流はほぼ同量である。各トランジスタの
能力は実効的ゲート・ソース間電圧により決定される
が、トランジスタＴ１ではＶＤＤとＤＬの電位差、トラ
ンジスタＴ２ではＶＤＤとＤＬＢの電位差となる。一
方、トランジスタＴ３、Ｔ４の両実効的ゲート・ソース
間電圧はＣＬＫと接地線ＧＮＤの電位差となり、トラン
ジスタＴ３のオン抵抗はトランジスタＴ４のオン抵抗と
同一となる。結果的にはデータ線ＤＬの電位はＤＬＢの
電位と同一となり、トランジスタＴ１、Ｔ２とＴ３、Ｔ
４のトランジスタサイズ比のみで決定されることにな
る。
て、データ線ＤＬ、ＤＬＢにメモリセル等からデータが
出力されていない状態で制御信号ＣＬＫがＨｉｇｈとな
り負荷回路が活性化されると、電源線ＶＤＤからトラン
ジスタＴ１、Ｔ３を介して接地線に、同様に電源線ＶＤ
ＤからトランジスタＴ２、Ｔ４を介して接地線に電流が
流れ、双方の電流はほぼ同量である。各トランジスタの
能力は実効的ゲート・ソース間電圧により決定される
が、トランジスタＴ１ではＶＤＤとＤＬの電位差、トラ
ンジスタＴ２ではＶＤＤとＤＬＢの電位差となる。一
方、トランジスタＴ３、Ｔ４の両実効的ゲート・ソース
間電圧はＣＬＫと接地線ＧＮＤの電位差となり、トラン
ジスタＴ３のオン抵抗はトランジスタＴ４のオン抵抗と
同一となる。結果的にはデータ線ＤＬの電位はＤＬＢの
電位と同一となり、トランジスタＴ１、Ｔ２とＴ３、Ｔ
４のトランジスタサイズ比のみで決定されることにな
る。
【００１６】以上のように、本発明の半導体装置ではデ
ータ線負荷回路により設定されるデータ線対ＤＬ、ＤＬ
Ｂの電位に初期的な電圧オフセットが生ずることがない
ためため、センスアンプの増幅スピードが遅くなる、も
しくはセンスアンプ初期動作時に誤データが出力される
等センスアンプの増幅動作の不具合が生ずることはなな
い。
ータ線負荷回路により設定されるデータ線対ＤＬ、ＤＬ
Ｂの電位に初期的な電圧オフセットが生ずることがない
ためため、センスアンプの増幅スピードが遅くなる、も
しくはセンスアンプ初期動作時に誤データが出力される
等センスアンプの増幅動作の不具合が生ずることはなな
い。
【００１７】尚、図１の実施例ではデータ線負荷回路を
構成する全てのトランジスタをイオン打ち込み角度の影
響がないように配置していたが、トランジスタＴ３、Ｔ
４のみのチャネル方向がイオン打ち込み方向ＩＤと平行
となるよう配置しても図５の従来装置のデータ線負荷回
路より特性は改善される。また、トランジスタＴ１、Ｔ
２のみのチャネル方向がイオン打ち込み方向ＩＤと平行
となるよう配置した場合も同様である。ただし図１に示
されるように全てのトランジスタがイオン打ち込み角度
の影響がないよう配置されるのが回路動作上最も好まし
い。
構成する全てのトランジスタをイオン打ち込み角度の影
響がないように配置していたが、トランジスタＴ３、Ｔ
４のみのチャネル方向がイオン打ち込み方向ＩＤと平行
となるよう配置しても図５の従来装置のデータ線負荷回
路より特性は改善される。また、トランジスタＴ１、Ｔ
２のみのチャネル方向がイオン打ち込み方向ＩＤと平行
となるよう配置した場合も同様である。ただし図１に示
されるように全てのトランジスタがイオン打ち込み角度
の影響がないよう配置されるのが回路動作上最も好まし
い。
【００１８】
【発明の効果】以上に述べたように本発明では、データ
線負荷回路を構成するトランジスタのチャネル方向がイ
オン打ち込み時の角度オフセットの生ずる方向と垂直と
なるよう配置されているので、各トランジスタのソース
端子もしくはドレイン端子にオフセット領域に起因する
寄生抵抗が発生することがない。従って寄生抵抗に起因
するデータ線設定電位のオフセットが生ずることのな
い、高い対象性を有するデータ線負荷回路を備えた半導
体装置を実現できる。
線負荷回路を構成するトランジスタのチャネル方向がイ
オン打ち込み時の角度オフセットの生ずる方向と垂直と
なるよう配置されているので、各トランジスタのソース
端子もしくはドレイン端子にオフセット領域に起因する
寄生抵抗が発生することがない。従って寄生抵抗に起因
するデータ線設定電位のオフセットが生ずることのな
い、高い対象性を有するデータ線負荷回路を備えた半導
体装置を実現できる。
【図１】本発明のデータ線負荷回路のレイアウト図。
【図２】本発明のデータ線負荷回路を構成するトランジ
スタの断面構造図。
スタの断面構造図。
【図３】図３のトランジスタの等価回路図。
【図４】本発明のデータ線負荷回路の等価回路図。
【図５】従来のデータ線負荷回路のレイアウト図。
【図６】従来のデータ線負荷回路を構成するトランジス
タの断面構造図。
タの断面構造図。
【図７】図６のトランジスタの等価回路図。
【図８】従来のデータ線負荷回路の等価回路図。
Ｔ１、Ｔ２、Ｔ３、Ｔ４・・・データ線負荷回路Ｎチャ
ネルトランジスタ ＤＬ、ＤＬＢ・・・データ線 ＣＬＫ・・・データ線負荷回路活性化制御信号 ＶＤＤ・・・電源線 ＧＮＤ・・・接地線 ＩＤ・・・イオン打ち込み方向 ＲＬＤＤ、ＲＬ１、ＲＬ２、ＲＬ３、ＲＬ４・・・寄生
抵抗 １・・・ゲート電極 ２、３・・・サイドウォール ４、５、８、９・・・薄いＮ型不純物領域 ６、７、１０、１１・・・濃いＮ型不純物領域
ネルトランジスタ ＤＬ、ＤＬＢ・・・データ線 ＣＬＫ・・・データ線負荷回路活性化制御信号 ＶＤＤ・・・電源線 ＧＮＤ・・・接地線 ＩＤ・・・イオン打ち込み方向 ＲＬＤＤ、ＲＬ１、ＲＬ２、ＲＬ３、ＲＬ４・・・寄生
抵抗 １・・・ゲート電極 ２、３・・・サイドウォール ４、５、８、９・・・薄いＮ型不純物領域 ６、７、１０、１１・・・濃いＮ型不純物領域
Claims (1)
- 【請求項１】イオン打ち込みにより不純物領域が形成さ
れ少なくともデータ線対が接続される一組のトランジス
タ対を含むデータ線負荷回路を有し、前記データ線負荷
回路により前記データ線の電位が所定電位に設定される
半導体装置において、 基板面に垂直な軸とイオン打ち込み方向との間に１゜以
上の角度が生ずる方向に対し、少なくとも前記データ線
対が接続される一組のトランジスタ対のチャネル方向が
垂直となるよう配置されることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215239A JPH0555487A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215239A JPH0555487A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555487A true JPH0555487A (ja) | 1993-03-05 |
Family
ID=16669025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215239A Pending JPH0555487A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555487A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751033A (en) * | 1994-03-15 | 1998-05-12 | Nec Corporation | Frequency converter circuit structure having two sources |
| US6887107B2 (en) | 2002-05-17 | 2005-05-03 | Yazaki Corporation | Connecting structure of electric bulb |
-
1991
- 1991-08-27 JP JP3215239A patent/JPH0555487A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751033A (en) * | 1994-03-15 | 1998-05-12 | Nec Corporation | Frequency converter circuit structure having two sources |
| US6887107B2 (en) | 2002-05-17 | 2005-05-03 | Yazaki Corporation | Connecting structure of electric bulb |
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