JPH0555486A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0555486A JPH0555486A JP3215238A JP21523891A JPH0555486A JP H0555486 A JPH0555486 A JP H0555486A JP 3215238 A JP3215238 A JP 3215238A JP 21523891 A JP21523891 A JP 21523891A JP H0555486 A JPH0555486 A JP H0555486A
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- Japan
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- sense amplifier
- transistors
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Abstract
(57)【要約】
【目的】動作オフセットがなく、高い安定性と動作上優
れた対象性を有するセンスアンプを備えた半導体装置を
提供すること。 【構成】 イオン打ち込みにより不純物領域が形成さ
れ、少なくともデータ線対が接続される一組のトランジ
スタ対を含むセンスアンプを有する半導体装置におい
て、基板面に垂直な軸とイオン打ち込み方向との間に１
゜以上の角度が生ずる方向に対し、少なくとも前記デー
タ線対が接続される一組のトランジスタ対のチャネル方
向が垂直となるよう配置される。 【効果】センスアンプの入力トランジスタにオフセット
領域に起因する寄生抵抗の発生を防ぎ、動作上の非対象
性が生ずるこのない高い安定性と対象性を有するセンス
アンプを備えた半導体装置を実現できる。
れた対象性を有するセンスアンプを備えた半導体装置を
提供すること。 【構成】 イオン打ち込みにより不純物領域が形成さ
れ、少なくともデータ線対が接続される一組のトランジ
スタ対を含むセンスアンプを有する半導体装置におい
て、基板面に垂直な軸とイオン打ち込み方向との間に１
゜以上の角度が生ずる方向に対し、少なくとも前記デー
タ線対が接続される一組のトランジスタ対のチャネル方
向が垂直となるよう配置される。 【効果】センスアンプの入力トランジスタにオフセット
領域に起因する寄生抵抗の発生を防ぎ、動作上の非対象
性が生ずるこのない高い安定性と対象性を有するセンス
アンプを備えた半導体装置を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特にセン
スアンプの配置方法に関するものである。
スアンプの配置方法に関するものである。
【０００２】
【従来の技術】一般に、例えば１００の結晶方位を持つ
シリコン基板にイオン打ち込み法を用いて不純物領域を
形成する場合、トンネリング効果による不具合を抑える
ためシリコン基板に垂直とならない、例えば７゜前後角
度オフセットをつけた状態でイオン打ち込みを行なう。
図６はチャネル方向が前述の角度オフセットの生ずる方
向と平行となるよう配置されたＭＯＳトランジスタの断
面構造を示す図である。この図６のトランジスタはＬＤ
Ｄ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を
持つＮチャネルトラインジスタであり、Ｎ型不純物濃度
の薄い領域８、９をたとえばポリシリコンより成るゲー
ト電極１をマスクにしてイオン打ち込みした後、サイド
ウォール２、３を形成しＮ型高濃度不純物領域１０、１
１を打ち込むことにより形成する。ここでＭＯＳトラン
ジスタのソース電極もしくはドレイン電極は不純物領域
１０もしくは１１より各々取り出される。これらのイオ
ン打ち込みはシリコン基板に対して垂直に行われないた
め薄い不純物領域８はゲート電極１の左端より高濃度不
純物領域１０側にずれ、チャネル左端にはゲート電極と
Ｎ型不純物領域がオーバーラップしないオフセット領域
１２が生ずる。図６に示されるＮチャネルトランジスタ
の高濃度不純物領域１０をソース電極としたときの等価
回路は図７のようになる。図７に示されるように、オフ
セット領域１２は等価的に寄生抵抗となり、理想トラン
ジスタのソース端子Ｓ２と高濃度不純物領域１０より取
り出されたソース電極ＳＴ２との間に縦列接続される構
成になる。
シリコン基板にイオン打ち込み法を用いて不純物領域を
形成する場合、トンネリング効果による不具合を抑える
ためシリコン基板に垂直とならない、例えば７゜前後角
度オフセットをつけた状態でイオン打ち込みを行なう。
図６はチャネル方向が前述の角度オフセットの生ずる方
向と平行となるよう配置されたＭＯＳトランジスタの断
面構造を示す図である。この図６のトランジスタはＬＤ
Ｄ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を
持つＮチャネルトラインジスタであり、Ｎ型不純物濃度
の薄い領域８、９をたとえばポリシリコンより成るゲー
ト電極１をマスクにしてイオン打ち込みした後、サイド
ウォール２、３を形成しＮ型高濃度不純物領域１０、１
１を打ち込むことにより形成する。ここでＭＯＳトラン
ジスタのソース電極もしくはドレイン電極は不純物領域
１０もしくは１１より各々取り出される。これらのイオ
ン打ち込みはシリコン基板に対して垂直に行われないた
め薄い不純物領域８はゲート電極１の左端より高濃度不
純物領域１０側にずれ、チャネル左端にはゲート電極と
Ｎ型不純物領域がオーバーラップしないオフセット領域
１２が生ずる。図６に示されるＮチャネルトランジスタ
の高濃度不純物領域１０をソース電極としたときの等価
回路は図７のようになる。図７に示されるように、オフ
セット領域１２は等価的に寄生抵抗となり、理想トラン
ジスタのソース端子Ｓ２と高濃度不純物領域１０より取
り出されたソース電極ＳＴ２との間に縦列接続される構
成になる。
【０００３】図５は従来の半導体装置のセンスアンプの
レイアウト図であり、特に、カレントミラー型センスア
ンプの一例である。図５はフィールド層、ポリシリコン
層、コンタクト層と金属配線層のみが記されており、ト
ランジスタＴ１、Ｔ２はセンスアンプの能動負荷となる
Ｐチャネルトランジスタ、トランジスタＴ３、Ｔ４は相
補の入力信号ＶＩＮ、ＶＩＮＢがそれぞれ接続されるＮ
チャネルトランジスタ、トランジスタＴ５は信号ＣＬＫ
によるセンスアンプ活性化制御するためのＮチャネルト
ランジスタである。ここで、イオン打ち込みは図５の矢
印ＩＤで示される方向から傾いて行われる。
レイアウト図であり、特に、カレントミラー型センスア
ンプの一例である。図５はフィールド層、ポリシリコン
層、コンタクト層と金属配線層のみが記されており、ト
ランジスタＴ１、Ｔ２はセンスアンプの能動負荷となる
Ｐチャネルトランジスタ、トランジスタＴ３、Ｔ４は相
補の入力信号ＶＩＮ、ＶＩＮＢがそれぞれ接続されるＮ
チャネルトランジスタ、トランジスタＴ５は信号ＣＬＫ
によるセンスアンプ活性化制御するためのＮチャネルト
ランジスタである。ここで、イオン打ち込みは図５の矢
印ＩＤで示される方向から傾いて行われる。
【０００４】図８は図５に示されるセンスアンプの等価
回路であり、拡散抵抗、コンタクト抵抗、ポリシリコン
抵抗、金属配線抵抗等の寄生抵抗は省略されている。図
５のセンスアンプレイアウトではトランジスタＴ３、Ｔ
４のチャネル方向が同じく図５中矢印で示されるイオン
打ち込み方向ＩＤと平行となるため、トランジスタＴ３
のソース端、及びトランジスタＴ４のドレイン端に前述
のオフセット領域に起因する寄生抵抗ＲＬ３、ＲＬ４が
それぞれ接続されることになる。
回路であり、拡散抵抗、コンタクト抵抗、ポリシリコン
抵抗、金属配線抵抗等の寄生抵抗は省略されている。図
５のセンスアンプレイアウトではトランジスタＴ３、Ｔ
４のチャネル方向が同じく図５中矢印で示されるイオン
打ち込み方向ＩＤと平行となるため、トランジスタＴ３
のソース端、及びトランジスタＴ４のドレイン端に前述
のオフセット領域に起因する寄生抵抗ＲＬ３、ＲＬ４が
それぞれ接続されることになる。
【０００５】図８のセンスアンプ等価回路において、入
力端子ＶＩＮ、ＶＩＮＢには例えばメモリセルからの微
少振幅信号が出力されるビットライン対が接続され、そ
の電位は電源電圧の半分程度、その振幅は百ミリボルト
から数百ミリボルト程度である。ここで、ＶＩＮには正
論理の信号が、ＶＩＮＢにはＶＩＮと相補論理となる信
号が接続される。また、信号ＣＬＫがＨｉｇｈとなりセ
ンスアンプが活性化された状態では、ＶＩＮ、ＶＩＮＢ
がそれぞれ接続されるトランジスタＴ３、Ｔ４は双方導
通状態になるが、ＶＩＮ、ＶＩＮＢの電位に応じてオン
抵抗に差が生ずるためセンスアンプ出力ＶＯＵＴにはＶ
ＩＮ、ＶＩＮＢの電位に応じ増幅された信号が出力され
る。
力端子ＶＩＮ、ＶＩＮＢには例えばメモリセルからの微
少振幅信号が出力されるビットライン対が接続され、そ
の電位は電源電圧の半分程度、その振幅は百ミリボルト
から数百ミリボルト程度である。ここで、ＶＩＮには正
論理の信号が、ＶＩＮＢにはＶＩＮと相補論理となる信
号が接続される。また、信号ＣＬＫがＨｉｇｈとなりセ
ンスアンプが活性化された状態では、ＶＩＮ、ＶＩＮＢ
がそれぞれ接続されるトランジスタＴ３、Ｔ４は双方導
通状態になるが、ＶＩＮ、ＶＩＮＢの電位に応じてオン
抵抗に差が生ずるためセンスアンプ出力ＶＯＵＴにはＶ
ＩＮ、ＶＩＮＢの電位に応じ増幅された信号が出力され
る。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は上
記のように構成されているため、以下のような課題があ
る。
記のように構成されているため、以下のような課題があ
る。
【０００７】仮に一方の入力ＶＩＮに論理的にＨｉｇｈ
レベルが、他方の入力ＶＩＮＢに論理的にＬｏｗレベル
が入力された場合、電源線からトランジスタＴ１、Ｔ３
を介してトランジスタＴ５のドレイン端子Ｄ５に電流が
流れ込み、寄生抵抗ＲＬ３には電圧降下が生ずる。トラ
ンジスタＴ３の能力を決定するゲート・ソース間電圧は
入力ＶＩＮとトランジスタＴ５のドレイン端子Ｄ５間電
圧ではなく、実効的には入力ＶＩＮとソース端子Ｓ３間
電圧となるため、寄生抵抗ＲＬ３に生ずる電圧降下分だ
け減少し、これに従ってトランジスタＴ３の能力が減少
し、オン抵抗が高くなる。よってセンスアンプの能動負
荷であるＰチャネルトランジスタＴ２のゲート端子Ｇ２
の電位が上昇し、その能力は減少する。一方、トランジ
スタＴ４のソース端子側には寄生抵抗が生じないため実
効的ゲート・ソース間電圧は入力ＶＩＮＢとトランジス
タＴ５のドレイン端子Ｄ５間電圧となり、寄生抵抗によ
る能力の減少はない。従って、本来高電圧電位を欲する
出力ＶＯＵＴの電位は上記のトランジスタＴ２、Ｔ４の
動作のうち特にＰチャネルトランジスタＴ２の能力の減
少により、電位の降下が発生する。
レベルが、他方の入力ＶＩＮＢに論理的にＬｏｗレベル
が入力された場合、電源線からトランジスタＴ１、Ｔ３
を介してトランジスタＴ５のドレイン端子Ｄ５に電流が
流れ込み、寄生抵抗ＲＬ３には電圧降下が生ずる。トラ
ンジスタＴ３の能力を決定するゲート・ソース間電圧は
入力ＶＩＮとトランジスタＴ５のドレイン端子Ｄ５間電
圧ではなく、実効的には入力ＶＩＮとソース端子Ｓ３間
電圧となるため、寄生抵抗ＲＬ３に生ずる電圧降下分だ
け減少し、これに従ってトランジスタＴ３の能力が減少
し、オン抵抗が高くなる。よってセンスアンプの能動負
荷であるＰチャネルトランジスタＴ２のゲート端子Ｇ２
の電位が上昇し、その能力は減少する。一方、トランジ
スタＴ４のソース端子側には寄生抵抗が生じないため実
効的ゲート・ソース間電圧は入力ＶＩＮＢとトランジス
タＴ５のドレイン端子Ｄ５間電圧となり、寄生抵抗によ
る能力の減少はない。従って、本来高電圧電位を欲する
出力ＶＯＵＴの電位は上記のトランジスタＴ２、Ｔ４の
動作のうち特にＰチャネルトランジスタＴ２の能力の減
少により、電位の降下が発生する。
【０００８】また、一方の入力ＶＩＮに論理的にＬｏｗ
レベルが、他方の入力ＶＩＮＢに論理的にｈｉｇｈレベ
ルが入力された場合、前述の場合と同様に電源線からト
ランジスタＴ１、Ｔ３を介してトランジスタＴ５のドレ
イン端子Ｄ５に電流が流れ込み寄生抵抗ＲＬ３には電圧
降下が生ずるため、トランジスタＴ３のオン抵抗が高く
なり、従ってＰチャネルトランジスタＴ２の能力も減少
する。一方、トランジスタＴ４のソース端子側には寄生
抵抗が生じないため、能力の減少はない。従って、本来
低電圧電位を欲する出力ＶＯＵＴの電位は上記のトラン
ジスタＴ２、Ｔ４の動作により、さらに低電位となる。
レベルが、他方の入力ＶＩＮＢに論理的にｈｉｇｈレベ
ルが入力された場合、前述の場合と同様に電源線からト
ランジスタＴ１、Ｔ３を介してトランジスタＴ５のドレ
イン端子Ｄ５に電流が流れ込み寄生抵抗ＲＬ３には電圧
降下が生ずるため、トランジスタＴ３のオン抵抗が高く
なり、従ってＰチャネルトランジスタＴ２の能力も減少
する。一方、トランジスタＴ４のソース端子側には寄生
抵抗が生じないため、能力の減少はない。従って、本来
低電圧電位を欲する出力ＶＯＵＴの電位は上記のトラン
ジスタＴ２、Ｔ４の動作により、さらに低電位となる。
【０００９】以上のように、いかなる論理状態の信号が
入力された場合でも、センスアンプ出力ＶＯＵＴには低
電圧側にずれた、すなわちオフセットを持つ信号が出力
されるため、論理レベルＨｉｇｈの信号が入力された場
合増幅度が減少、論理レベルＬｏｗの信号が入力された
場合増幅度が増加し、総合的にはセンスアンプの増幅度
は減少することになる。また前述の出力オフセットによ
り、ＶＩＮ、ＶＩＮＢにほとんど電位差がない状態、た
とえはメモリ回路でメモリセルからの情報が出力され始
める等の状態でも出力ＶＯＵＴにはＬｏｗレベルの信号
が出力されていることになるため、センスアンプの増幅
スピードが遅くなる、もしくは増幅動作初期の誤動作を
招く危険性がある。
入力された場合でも、センスアンプ出力ＶＯＵＴには低
電圧側にずれた、すなわちオフセットを持つ信号が出力
されるため、論理レベルＨｉｇｈの信号が入力された場
合増幅度が減少、論理レベルＬｏｗの信号が入力された
場合増幅度が増加し、総合的にはセンスアンプの増幅度
は減少することになる。また前述の出力オフセットによ
り、ＶＩＮ、ＶＩＮＢにほとんど電位差がない状態、た
とえはメモリ回路でメモリセルからの情報が出力され始
める等の状態でも出力ＶＯＵＴにはＬｏｗレベルの信号
が出力されていることになるため、センスアンプの増幅
スピードが遅くなる、もしくは増幅動作初期の誤動作を
招く危険性がある。
【００１０】代表的な従来のセンスアンプ設計例では、
寄生抵抗ＲＬ３は約４００オーム、この抵抗に流れる電
流は約５００マイクロアンペアであったため、寄生抵抗
ＲＬ３で発生する電圧降下は約２００ミリボルトとな
り、従ってセンスアンプ入力信号に２００ミリボルト以
上の信号振幅がないと正常動作を開始しないという重大
な問題を有していた。
寄生抵抗ＲＬ３は約４００オーム、この抵抗に流れる電
流は約５００マイクロアンペアであったため、寄生抵抗
ＲＬ３で発生する電圧降下は約２００ミリボルトとな
り、従ってセンスアンプ入力信号に２００ミリボルト以
上の信号振幅がないと正常動作を開始しないという重大
な問題を有していた。
【００１１】本発明はかかる課題を解決するためになさ
れたものであり、動作オフセットがなく、高い安定性と
動作上優れた対象性を有するセンスアンプを備えた半導
体装置を提供することを目的とする。
れたものであり、動作オフセットがなく、高い安定性と
動作上優れた対象性を有するセンスアンプを備えた半導
体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
イオン打ち込みにより不純物領域が形成され、少なくと
もデータ線対が接続される一組のトランジスタ対を含む
センスアンプを有する半導体装置において、基板面に垂
直な軸とイオン打ち込み方向との間に１゜以上の角度が
生ずる方向に対し、少なくとも前記データ線対が接続さ
れる一組のトランジスタ対のチャネル方向が垂直となる
よう配置されることを特徴とする半導体装置である。
イオン打ち込みにより不純物領域が形成され、少なくと
もデータ線対が接続される一組のトランジスタ対を含む
センスアンプを有する半導体装置において、基板面に垂
直な軸とイオン打ち込み方向との間に１゜以上の角度が
生ずる方向に対し、少なくとも前記データ線対が接続さ
れる一組のトランジスタ対のチャネル方向が垂直となる
よう配置されることを特徴とする半導体装置である。
【００１３】
【作用】本発明の半導体装置では、イオン打ち込み角度
に起因するセンスアンプ内の寄生抵抗が回路的に対象と
なり、動作も対象となる。
に起因するセンスアンプ内の寄生抵抗が回路的に対象と
なり、動作も対象となる。
【００１４】
【実施例】図１は本発明にかかる実施例の一例を示すセ
ンスアンプのレイアウト図であり、カレントミラー型セ
ンスアンプのレイアウト図の一例である。図１はフィー
ルド層、ポリシリコン層、コンタクト層と金属配線層の
みが記されており、トランジスタＴ１、Ｔ２はセンスア
ンプの能動負荷となるＰチャネルトランジスタ、トラン
ジスタＴ３、Ｔ４は相補の入力信号ＶＩＮ、ＶＩＮＢが
それぞれ接続されるＮチャネルトランジスタ、トランジ
スタＴ５は信号ＣＬＫによるセンスアンプ活性化制御す
るためのスイッチとなるＮチャネルトランジスタであ
る。ここで、イオン打ち込みは図１の矢印ＩＤで示され
る方向から傾いて行われる。
ンスアンプのレイアウト図であり、カレントミラー型セ
ンスアンプのレイアウト図の一例である。図１はフィー
ルド層、ポリシリコン層、コンタクト層と金属配線層の
みが記されており、トランジスタＴ１、Ｔ２はセンスア
ンプの能動負荷となるＰチャネルトランジスタ、トラン
ジスタＴ３、Ｔ４は相補の入力信号ＶＩＮ、ＶＩＮＢが
それぞれ接続されるＮチャネルトランジスタ、トランジ
スタＴ５は信号ＣＬＫによるセンスアンプ活性化制御す
るためのスイッチとなるＮチャネルトランジスタであ
る。ここで、イオン打ち込みは図１の矢印ＩＤで示され
る方向から傾いて行われる。
【００１５】図２は図１中で入力信号ＶＩＮもしくはＶ
ＩＮＢが接続されるＮチャネルトランジスタＴ３、もし
くはＴ４の断面構造を示す図である。本発明の半導体
装置におけるセンスアンプの入力信号が接続されるＮチ
ャネルトランジスタはチャネル方向が前述の角度オフセ
ットの生ずる方向と垂直となるよう配置されているた
め、Ｎ型不純物濃度の薄い領域８、９のエッジはゲート
電極１のエッジとほぼ一致して打ち込まれ、図６に示さ
れるようなチャネル端のオフセット領域が生ずる事はな
い。図３は図２の構成を持つトランジスタの等価回路で
あるが、前述のオフセット領域に起因する寄生抵抗は接
続されない。
ＩＮＢが接続されるＮチャネルトランジスタＴ３、もし
くはＴ４の断面構造を示す図である。本発明の半導体
装置におけるセンスアンプの入力信号が接続されるＮチ
ャネルトランジスタはチャネル方向が前述の角度オフセ
ットの生ずる方向と垂直となるよう配置されているた
め、Ｎ型不純物濃度の薄い領域８、９のエッジはゲート
電極１のエッジとほぼ一致して打ち込まれ、図６に示さ
れるようなチャネル端のオフセット領域が生ずる事はな
い。図３は図２の構成を持つトランジスタの等価回路で
あるが、前述のオフセット領域に起因する寄生抵抗は接
続されない。
【００１６】図４は図１に示されるセンスアンプの等価
回路であり、拡散抵抗、コンタクト抵抗、ポリシリコン
抵抗、金属配線抵抗等の寄生抵抗は省略されている。図
１のセンスアンプレイアウトではトランジスタＴ３、Ｔ
４のチャネル方向が同じく図１中矢印で示されるイオン
打ち込み方向ＩＤと垂直なるため、トランジスタＴ３、
Ｔ４の両ソース端、ドレイン端に前述のオフセット領域
に起因する寄生抵抗が接続されることはない。
回路であり、拡散抵抗、コンタクト抵抗、ポリシリコン
抵抗、金属配線抵抗等の寄生抵抗は省略されている。図
１のセンスアンプレイアウトではトランジスタＴ３、Ｔ
４のチャネル方向が同じく図１中矢印で示されるイオン
打ち込み方向ＩＤと垂直なるため、トランジスタＴ３、
Ｔ４の両ソース端、ドレイン端に前述のオフセット領域
に起因する寄生抵抗が接続されることはない。
【００１７】図４のセンスアンプ等価回路において、Ｎ
チャネルトランジスタＴ３、Ｔ４双方のソース端には寄
生抵抗が接続されないため、いかなる論理状態の信号が
入力されても各トランジスタの実行的ゲート・ソース間
電圧であるＶＩＮ・Ｓ３間及びＶＩＮＢ・Ｓ４間の電位
差が減少することはなく、論理状態による増幅度の変化
も生じない。従って、従来装置で問題となった増幅度の
低下による増幅スピードが遅延が生ずることはなく、ま
た増幅動作初期の誤動作を招くこともない。尚、図１の
実施例では入力トランジスタＴ３、Ｔ４の他、能動負荷
のＰチャネルトランジスタＴ１、Ｔ２、及びスイッチト
ランジスタＴ５すべてのトランジスタをイオン打ち込み
角度の影響がないように配置していたが、スイッチトラ
ンジスタＴ５のチャネル方向がイオン打ち込み方向ＩＤ
と平行となるよう配置してもセンスアンプの動作上の対
象性は損なわれることはなく、またＰチャネルトランジ
スタＴ１、Ｔ２のチャネル方向をイオン打ち込み方向Ｉ
Ｄと平行となるよう配置しても回路動作に与える影響は
入力トランジスタＴ３、Ｔ４ほど重大ではない。ただし
図１に示されるように全てのトランジスタがイオン打ち
込み角度の影響がないよう配置されるのが回路動作上最
も好ましいのは明かである。
チャネルトランジスタＴ３、Ｔ４双方のソース端には寄
生抵抗が接続されないため、いかなる論理状態の信号が
入力されても各トランジスタの実行的ゲート・ソース間
電圧であるＶＩＮ・Ｓ３間及びＶＩＮＢ・Ｓ４間の電位
差が減少することはなく、論理状態による増幅度の変化
も生じない。従って、従来装置で問題となった増幅度の
低下による増幅スピードが遅延が生ずることはなく、ま
た増幅動作初期の誤動作を招くこともない。尚、図１の
実施例では入力トランジスタＴ３、Ｔ４の他、能動負荷
のＰチャネルトランジスタＴ１、Ｔ２、及びスイッチト
ランジスタＴ５すべてのトランジスタをイオン打ち込み
角度の影響がないように配置していたが、スイッチトラ
ンジスタＴ５のチャネル方向がイオン打ち込み方向ＩＤ
と平行となるよう配置してもセンスアンプの動作上の対
象性は損なわれることはなく、またＰチャネルトランジ
スタＴ１、Ｔ２のチャネル方向をイオン打ち込み方向Ｉ
Ｄと平行となるよう配置しても回路動作に与える影響は
入力トランジスタＴ３、Ｔ４ほど重大ではない。ただし
図１に示されるように全てのトランジスタがイオン打ち
込み角度の影響がないよう配置されるのが回路動作上最
も好ましいのは明かである。
【００１８】
【発明の効果】以上に述べたように本発明では、センス
アンプの少なくとも入力トランジスタのチャネル方向が
イオン打ち込み時の角度オフセットの生ずる方向と垂直
となるよう配置されているので、入力トランジスタのソ
ース端子にオフセット領域に起因する寄生抵抗が発生す
ることがなく、寄生抵抗に起因する入力トランジスタの
ゲート・ソース電圧の減少による増幅度の低下、動作上
の非対象性が生ずるこのない、高い安定性と対象性を有
するセンスアンプを備えた半導体装置を実現できる。
アンプの少なくとも入力トランジスタのチャネル方向が
イオン打ち込み時の角度オフセットの生ずる方向と垂直
となるよう配置されているので、入力トランジスタのソ
ース端子にオフセット領域に起因する寄生抵抗が発生す
ることがなく、寄生抵抗に起因する入力トランジスタの
ゲート・ソース電圧の減少による増幅度の低下、動作上
の非対象性が生ずるこのない、高い安定性と対象性を有
するセンスアンプを備えた半導体装置を実現できる。
【図１】本発明のセンスアンプのレイアウト図。
【図２】本発明のセンスアンプ入力トランジスタの断面
構造図。
構造図。
【図３】本発明のセンスアンプ入力トランジスタの等価
回路図。
回路図。
【図４】本発明のセンスアンプの等価回路図。
【図５】従来のセンスアンプのレイアウト図。
【図６】従来のセンスアンプ入力トランジスタの断面構
造図。
造図。
【図７】従来のセンスアンプ入力トランジスタの等価回
路図。
路図。
【図８】従来のセンスアンプの等価回路図。
Ｔ１、Ｔ２・・・センスアンプ能動負荷Ｐチャネルトラ
ンジスタ Ｔ３、Ｔ４・・・センスアンプ入力Ｎチャネルトランジ
スタ Ｔ５・・・センスアンプ活性化制御Ｎチャネルトランジ
スタ ＶＩＮ、ＶＩＮＢ・・・センスアンプ入力信号 ＶＯＵＴ・・・センスアンプ出力信号 ＣＬＫ・・・センスアンプ活性化制御信号 ＩＤ・・・イオン打ち込み方向 ＲＬＤＤ、ＲＬ３、ＲＬ４・・・寄生抵抗 １・・・ゲート電極 ２、３・・・サイドウォール ４、５、８、９・・・薄いＮ型不純物領域 ６、７、１０、１１・・・濃いＮ型不純物領域
ンジスタ Ｔ３、Ｔ４・・・センスアンプ入力Ｎチャネルトランジ
スタ Ｔ５・・・センスアンプ活性化制御Ｎチャネルトランジ
スタ ＶＩＮ、ＶＩＮＢ・・・センスアンプ入力信号 ＶＯＵＴ・・・センスアンプ出力信号 ＣＬＫ・・・センスアンプ活性化制御信号 ＩＤ・・・イオン打ち込み方向 ＲＬＤＤ、ＲＬ３、ＲＬ４・・・寄生抵抗 １・・・ゲート電極 ２、３・・・サイドウォール ４、５、８、９・・・薄いＮ型不純物領域 ６、７、１０、１１・・・濃いＮ型不純物領域
Claims (1)
- 【請求項１】イオン打ち込みにより不純物領域が形成さ
れ、少なくともデータ線対が接続される一組のトランジ
スタ対を含むセンスアンプを有する半導体装置におい
て、 基板面に垂直な軸とイオン打ち込み方向との間に１゜以
上の角度が生ずる方向に対し、少なくとも前記データ線
対が接続される一組のトランジスタ対のチャネル方向が
垂直となるよう配置されることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215238A JPH0555486A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215238A JPH0555486A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555486A true JPH0555486A (ja) | 1993-03-05 |
Family
ID=16669008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215238A Pending JPH0555486A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555486A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751033A (en) * | 1994-03-15 | 1998-05-12 | Nec Corporation | Frequency converter circuit structure having two sources |
| JP2012054502A (ja) * | 2010-09-03 | 2012-03-15 | Elpida Memory Inc | 半導体装置 |
-
1991
- 1991-08-27 JP JP3215238A patent/JPH0555486A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751033A (en) * | 1994-03-15 | 1998-05-12 | Nec Corporation | Frequency converter circuit structure having two sources |
| JP2012054502A (ja) * | 2010-09-03 | 2012-03-15 | Elpida Memory Inc | 半導体装置 |
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