JPH10233675A

JPH10233675A - Ｍｏｓトランジスタのボディ効果の制御

Info

Publication number: JPH10233675A
Application number: JP8342205A
Authority: JP
Inventors: Ross E Teggatz; イー．テッガツロス
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1995-12-20
Filing date: 1996-12-20
Publication date: 1998-09-02
Anticipated expiration: 2016-12-20
Also published as: JP4354539B2; JP4398983B2; JP2007116744A

Abstract

(57)【要約】【課題】ＭＯＳトランジスタのソースからバックゲー
ト（ボディ）へ適切な逆バイアスをかけることにより、
ＭＯＳトランジスタの誤動作を防止するとともに、デバ
イスの利得を現象させるボディ硬化を低減してデバイス
面積の増大を防ぐ。【解決手段】ソースが異なる電位に接続され、ドレイ
ンが共通の負荷に接続された前記複数のＭＯＳトランジ
スタと、前記複数のＭＯＳトランジスタの内の少なくと
も１つのＭＯＳトランジスタのバックゲートに接続さ
れ、前記バックゲートを、当該ＭＯＳトランジスタのソ
ースと所定の電位との内の選択された１つに接続する選
択手段とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的にいえば、
ＭＯＳトランジスタ回路に関する。さらに詳細にいえ
ば、本発明は、このような回路に用いられるＭＯＳトラ
ンジスタをバイアスするための装置と方法に関する。

【０００２】

【発明が解決しようとする課題】金属酸化物半導体電界
効果トランジスタ（ＭＯＳＦＥＴ）では、ゲートとチヤ
ンネルとを分離するために、薄い誘電体障壁層（バリ
ア）が用いられる。ゲートに加えられる電圧は誘電体障
壁層の中に電界を誘起し、それにより、チヤンネル領域
の中の自由キャリアの濃度の制御を行う。このようなデ
バイスは、ゲートが絶縁された電界効果トランジスタ
（ＩＧＦＥＴ）、または単にＭＯＳトランジスタと呼ば
れる。Ａ．グレーベン（Ａ．Ｇｒｅｂｅｎｅ）の著書、
「バイポーラおよびＭＯＳアナログ集積回路設計（Ｂｉ
ｐｏｌａｒａｎｄＭＯＳＡｎａｌｏｇＩｎｔｅ
ｇｒａｔｅｄＣｉｒｃｕｉｔＤｅｓｉｇｎ）」、
Ｊ．ウイリ・アンド・サンズ社、１９８４年、１０６
頁、を参照されたい。多量の不純物が添加されたポリシ
リコンのような非金属導電体でゲートが作成されていて
も、ＭＯＳという用語が用いられることを断っておく。

【０００３】ＭＯＳトランジスタは、チヤンネル領域の
導電形に応じて、Ｐチヤンネル・デバイスとＮチヤンネ
ル・デバイスとに分類される。さらに、ＭＯＳトランジ
スタは、「増強形」デバイスまたは「欠乏形」デバイス
として分類することもできる。欠乏形ＭＯＳＦＥＴで
は、ゲート電圧が加えられていない時、ゲートの下に導
電チヤンネルが存在する。ゲート電圧が加えられると、
このチヤンネルの一部分が欠乏形になり、それにより、
ソースとドレイン間の電流が制御される。増強形ＭＯＳ
トランジスタでは、ドレイン電圧が加えられていない
時、ソースとドレインの間には導電チヤンネルは存在し
ない。正しい極性のゲート・バイアスが加えられる時、
そしてこのゲート・バイアスが閾値Ｖ_Tを越えて増大す
る時、ゲートの真下に局所的な反転層ができる。この反
転層が、ソース電極とドレイン電極との間の導電チヤン
ネルとしての役割を果たす。もし加えられるゲート・バ
イアスがさらに増大するならば、誘起されたチヤンネル
の抵抗率は減少し、そしてソースからドレインに流れる
電流が増強される。前記著書の１０６〜１０７頁を参照
されたい。

【０００４】ＭＯＳトランジスタは良好なスイッチを形
成する。その理由は、（１）デバイスがオンで導電状態
である時、ソースとドレインとの間に固有の直流オフセ
ット電圧がないこと、および（２）制御端子（ゲート）
が信号路から電気的に分離され、したがって制御路と信
号路との間に直流電流が流れないこと、である。前記著
書の３０３頁を参照されたい。

【０００５】通常、ＭＯＳＦＥＴのすべての活性領域
は、基板に対して逆バイアスが加えられる。したがっ
て、同じ基板の上に作成された隣接するデバイスは、別
の分離用拡散を行わないでも電気的な分離を行うことが
できる。半導体領域のバルク体積部分は、通常、不活性
である。それは、電流がゲートの真下の薄い表面チヤン
ネル層に限定されているからである。ＭＯＳトランジス
タのバルク体積部分は、「ボディ」または「バック・ゲ
ート」と呼ばれる。そして効率的な動作が行われるため
に、ＭＯＳトランジスタのバルク体積部分は、通常、ソ
ースと同じ電位に接続される。前記著書の１０８頁を参
照されたい。けれども、下記で説明される従来の電圧レ
ベル・シフト回路のような一定の回路では、ソース・ボ
ディ接合を逆バイアス状態に保持するために、および大
きな接合電流がトランジスタの内部側を流れるのを防止
するために、異なる電位をボディに加えることが必要で
ある。このような電流は回路の正規の動作を妨げ、およ
びデバイスまたは回路に永久的な損傷を与えるであろ
う。

【０００６】したがって、ＮチヤンネルＭＯＳ（ＮＭＯ
Ｓ）トランジスタの場合、ボディ（またはバルク体積部
分）はソースとドレインの両方に関し負になるようにバ
イアスされなければならなく、そしてＰチヤンネルＭＯ
Ｓ（ＰＭＯＳ）トランジスタの場合、ボディはソースと
ドレインの両方に関し正になるようにバイアスされなけ
ればならない。欠乏形デバイスでは、もしボディとソー
ス（および、したがって、チヤンネル）との間の逆電圧
Ｖ_SB＝Ｖ_S−Ｖ_Bが増大するならば、チヤンネルの付近
の欠乏領域の幅が大きくなるであろう。このことは、導
電的チヤンネルを発生させることなく、欠乏領域を保持
するために必要な最小ゲート電圧Ｖ_G＝Ｖ_Tを増加させ
るであろう。他方、増強形デバイスでは、逆電圧の増大
は増強領域を狭くし、増強領域を発達させてチヤンネル
を発生させるのに必要な電圧Ｖ_G＝Ｖ_Tを増加させるで
あろう。逆バイアス電圧Ｖ_SBの大きさに応じてＶ_Tが変
化する現象は、「ボディ効果」として知られている。閾
値Ｖ_Tの大きさを増加させるのに加えて、ボディ効果の
また別の好ましくない結果は、デバイスがカスケード構
成で動作する時、デバイスの相互コンダクタンスおよび
出力インピーダンスを小さくすることである。ボディ効
果の現象は、Ｖ_S≠Ｖ_Bで動作するＭＯＳデバイスの主
要な制限である。前記著書の２６８〜２７１頁、および
Ｒ．グレゴリアン（Ｒ．Ｇｒｅｇｏｒｉａｎ）ほか名の
著書「信号処理のためのアナログＭＯＳ集積回路（Ａｎ
ａｌｏｇＭＯＳＩｎｔｅｇｒａｔｅｄＣｉｒｃｕ
ｉｔｓｆｏｒＳｉｇｎａｌＰｒｏｃｅｓｓｉｎ
ｇ）」、Ｊ．ウイリ・アンド・サンズ社、１９８６年、
７７〜７８頁、を参照されたい。

【０００７】図１（ａ）は、基板ボディがソース電位に
接続された典型的なＭＯＳトランジスタの図である。図
１（ａ）にはＰＭＯＳトランジスタの場合が示されてい
るが、このような構成体は、図１（ｂ）に示されている
ように、ドレインとソースとの間にＰＮダイオードが接
続されているのと等価である。Ｖ_B＝Ｖ_S接続は、通
常、ＰＮ接合を逆バイアスするのに効果的であり、そし
てそれは閾値電圧Ｖ_Tを最も小さくするので、Ｖ_B＝Ｖ
_S接続はデバイスに対し効率的動作と最小面積領域の要
請（すなわち、チヤンネル長およびチヤンネル幅）を結
果として生ずる。また、このような接続により、多数個
のＭＯＳトランジスタが配置設計されている場合、加え
られた電圧Ｖ＋の変動に対し、比較的一様な抵抗率が得
られる。けれども、ＭＯＳデバイスが変動する電圧を受
ける場合、ボディ・ソース逆バイアス作用は回路に対し
て機能しなくなり、時にはドレイン電圧Ｖ_Dがソースに
対し順方向バイアス電位となるであろう。このことは、
多数の異なる電圧の中の１つの選定された電圧で容量性
負荷を駆動するために、別個のＭＯＳスイッチが並列に
接続されている回路に対して当てはまる。このようなド
ライバ配置の１つの例は、マトリックス・アドレス可能
平坦パネル表示列ドライバの中に存在する。このドライ
バでは、異なるＭＯＳトランジスタが異なる電圧の中の
１つの選定された電圧を、画像用画素の濃度階調制御の
ためのような表示列に加えるのに用いられる。このよう
な電圧レベル・シフタ構成体では、ボディ・ダイオード
接合の両端に逆バイアスを保持するための要請は、ボデ
ィをソースに接続することを妨げる。それは、容量性負
荷に加えられる最低の電圧以外のすべての電圧は、他の
ボディ・ダイオードを順方向にバイアスし、それによ
り、負荷の充電を妨げるであろうからである。

【０００８】この制限は、図２に示された従来の電圧レ
ベル・シフト回路の動作を調べることにより理解するこ
とができる。図２に示された電圧レベル・シフト回路で
は、容量性負荷Ｃ_Lを、選定された異なる電圧レベルＶ
₁（例えば、５ボルト）、Ｖ ₂（例えば、１０ボル
ト）、またはＶ₃（例えば、２０ボルト）のそれぞれで
駆動するために、複数個のＰＭＯＳトランジスタＭ₁、
Ｍ₂、Ｍ₃が並列に接続されている。トランジスタＭ₁
をオン状態にする（トランジスタＭ₂、Ｍ₃はオフ状態
にある）ために、もし制御電圧Ｖ_G≧Ｖ_Tが加えられる
ならば、電圧Ｖ₁（５ボルト）が負荷Ｃ_Lおよびトラン
ジスタＭ₂、Ｍ₃のドレインに加えられるであろう。ト
ランジスタの接続が図１と同様であると仮定すると、ト
ランジスタＭ ₂、Ｍ₃のソースはさらに高い電位にある
ので、このことはＭ₂、Ｍ₃のＰＮ接合に対し順方向バ
イアス作用の問題点を提起しない。Ｍ₂に対する電圧差
Ｖ_DSはＶ₁−Ｖ₂＝−５ボルトとなり、そしてＭ₃に対
する電圧差はＶ₁−Ｖ₃＝−１５ボルトとなるであろ
う。したがって、Ｖ_BS＝０の場合でも、Ｍ₂、Ｍ₃のボ
ディ・ダイオードは逆バイアスされ、そして電圧Ｖ₁が
負荷Ｃ_Lを充電するために加えられるであろう。けれど
も、もしトランジスタＭ₂またはトランジスタＭ₃の内
の１つのトランジスタがオン状態にされるならば、この
ことは当てはまらないであろう。もしトランジスタＭ₂
がオン状態（トランジスタＭ₁、Ｍ₃はオフ状態）にあ
るならば、Ｖ₂（１０ボルト）がＭ₁、Ｍ₃のドレイン
に加えられるであろう。このことはＭ₃をボディ・ダイ
オードが逆バイアス（Ｖ_DS3＝Ｖ₂−Ｖ₃＝−１０ボル
ト）されたままにするであろうが、Ｍ₁のボディ・ダイ
オードを順方向バイアス（Ｖ_DS1＝Ｖ₂−Ｖ₁＝５ボル
ト）にするであろう。したがって、Ｍ₁がオフ状態にあ
る場合、電流はＭ₁のボディに流れ、負荷Ｃ_Lの充電を
妨げるであろう。Ｍ₃がオン状態にある場合（Ｍ₁およ
びＭ₂はオフ状態）、Ｍ ₁とＭ₂の両方は順方向にバイ
アスされたボディ・ダイオードを有し、そしてそれらの
ボディを流れる電流は負荷Ｃ_Lの充電を妨げるであろ
う。

【０００９】この問題点を解決するために、低い電圧Ｖ
₁、Ｖ₂に接続されたトランジスタＭ₁、Ｍ₂のボディ
すなわち「バック・ゲート」は、逆バイアス状態を保持
するために、図２に示すように電圧Ｖ_B≧Ｖ₃に接続さ
れる。けれども、ソースからボディへの大きなバイアス
Ｖ_SBは、低い電圧Ｖ₁、Ｖ₂を加えるために接続された
トランジスタＭ₁、Ｍ₂のボディ効果を増大し、そして
これらのデバイスの利得が減少するであろう。したがっ
て、チヤンネル・オン抵抗値Ｒ_DSONが利得に直接に関連
するから、同じ目標Ｒ_DSONを達成するために、さらに大
きなボディ効果を有するＭＯＳ構造体Ｍ₁、Ｍ₂はより
大きな面積領域、すなわち、「フットプリント」を必要
とするであろう。したがって、最も大きな電圧に接続さ
れたＭＯＳスイッチ以外のすべてのＭＯＳスイッチは、
さらに大きくさらに高い電圧差に適応できるために、よ
り大きく作成しなければならない。ボディとソースとの
間のさらに大きな電圧差はまた、デバイスの動作効率を
大幅に減少させるであろう。さらに、異なるデバイスの
間のそれぞれの抵抗値Ｒ_DSONの一様性が減少し、過渡的
に大きな負荷を電源に加える危険性があって、飽和電流
点を越えて十分な制御ができないであろう。

【００１０】したがって、本発明の１つの目的は、ボデ
ィ効果を補償するために、大きなＭＯＳトランジスタを
用いることを必要としないで、ＭＯＳデバイスが異なる
電圧レベルの下にある、電圧レベル・シフタおよび他の
回路における順方向バイアス作用の問題点を解決するこ
とである。

【００１１】

【課題を解決するための手段】本発明により、トランジ
スタがチヤンネル電流のオン状態とオフ状態との間で変
化する時、ソースからボディへのバイアスを１つの電圧
から他の電圧にスイッチすることにより、それらの面積
領域を増大することを必要としないで、ＭＯＳトランジ
スタのボディ効果を制御することが得られる。１つの好
ましい実施例では、１つの電圧を負荷に選択的に接続す
るのに用いられるＭＯＳトランジスタのボディは、オン
状態の期間中はそのソースに接続され、そしてオフ状態
の期間中は逆バイアスを保持するために他の電圧に接続
される。

【００１２】下記で詳細に説明される例示的応用例であ
る電圧レベル・シフタの場合、それぞれ異なる電圧源を
容量性負荷に選択的に接続するために、複数個のＭＯＳ
トランジスタが並列に接続されてスイッチとして動作す
る。主スイッチがオン状態にある時はそのソースに、ま
たは主スイッチがオフ状態にある時は加えられた電圧の
中の最も高い電圧に、のいずれかに主スイッチの各々の
ボディを接続するために、補助スイッチが備えられる。
ＰＭＯＳ実施例の場合、スイッチがオン状態にある時、
ボディがソースに接続されそしてゲートがアースに接続
されるが、しかしスイッチがオフ状態にある時、ボディ
とゲートとの両方が最も高い電圧に接続される。

【００１３】

【発明の実施の形態】本発明の実施例は、例示および説
明のためのものである。下記において、本発明の実施例
を添付図面を参照しながら説明する。

【００１４】添付図面の全体について、同等なエレメン
トには同等な参照番号が付されている。

【００１５】図３（ａ）は本発明の原理を簡単に理解す
るための図であって、本発明によるソース・ボディのバ
イアスのスイッチングを用いたＭＯＳトランジスタの単
純化された概要図である。例示された実施例は、増強形
ＰＭＯＳトランジスタを用いている。けれども、本発明
が関与する分野の技術者にはすぐに理解されるように、
同じ原理がＮＭＯＳトランジスタにも応用することがで
き、および欠乏形ＭＯＳトランジスタにも応用すること
ができる。また、図示されたＰＭＯＳ増強形構造体に適
用される原理は、ＮＭＯＳ増強形構造体にも適用するこ
とができ、そして欠乏形ＭＯＳ構造体にも適用するでき
ることが分かるであろう。

【００１６】図３（ａ）において、トランジスタＭは、
図１（ａ）に示されているようにゲートがアースに接続
され、そしてボディがソースに接続されて、オン状態に
接続されている。図３（ｂ）に示されている等価な構造
体では、ドレインとボディとの間のＰＮ接合が、ドレイ
ンとソースとの間に接続されたダイオードＰＮとして示
されている。ソース・ボディ接続Ｖ_SB＝０がダイオード
ＰＮに対し逆バイアスを保持する限り、この構造体は十
分であり、そして効率的な動作が得られる。けれども、
トランジスタＭがオフ状態にある時、もしドレインに加
えられた電圧Ｖ _Dがソースに加えられた電圧Ｖ_Sよりも
小さいならば、すなわち、Ｖ_DがＶ₊よりも小さいかＶ
₊に等しいならば、その時にのみ逆バイアス状態が存在
するであろう。前記で説明したように（前記の図１
（ａ）、図１（ｂ）、および図２に関連した説明を参
照）、従来の回路は、ソースにではなく、ドレインから
見て期待される常に最も高い電位にボディを接続するこ
とにより、逆バイアスを保持する。けれども、このこと
は「ボディ効果」を増大させて、効率的でない動作を生
じさせ、そしてさらに大型のデバイスが必要になる。本
発明に従って補助スイッチＳ₁を備えることにより、こ
のような欠点を回避することができる。補助スイッチＳ
₁は、トランジスタＭがオフ状態にある時、ボディのバ
イアス電圧を大きな電圧Ｖ_MAXにスイッチする。電圧Ｖ
_MAXは、トランジスタＭのドレインに期待される最も大
きな電圧に等しいか、またはそれよりもさらに大きく、
したがって、オフ状態の期間中、トランジスタＭのボデ
ィ・ダイオードは確実に逆バイアスされるであろう。バ
ック・ゲート電圧をＶ_MAXに設定するのに加えて、ゲー
ト（すなわち、フロント・ゲート）電圧Ｖ_Gもまた、オ
フ状態にするために、同じ電圧Ｖ_MAXにスイッチするよ
うに設定される。このことにより、デバイスＭはチヤン
ネルの両端に電位Ｖ_B−Ｖ_Gを有しないであろう。

【００１７】図４は、本発明の原理を用いて図２の回路
を実施した図である。ここで再び、電圧レベル・シフト
回路は、容量性負荷Ｃ_Lをそれぞれ駆動するために並列
に接続された、選定された異なる電圧レベルＶ₁（例え
ば５ボルト）、Ｖ₂（例えば１０ボルト）、またはＶ₃
（例えば２０ボルト）を備えた複数個のＰＭＯＳトラン
ジスタＭ₁、Ｍ₂、Ｍ₃を有する。負荷Ｃ_Lの充電のた
めに電圧Ｖ₁、Ｖ₂、またはＶ₃の内の１つの電圧を接
続するために、トランジスタＭ₁、Ｍ₂、Ｍ₃が制御さ
れて、それらの中の１つのトランジスタがオン状態にさ
れ、そして他のトランジスタがオフ状態にされる。最も
大きな電圧のトランジスタＭ₃は、通常の方法で効率な
動作を達成するために、そのボディがソースに接続され
る。他方、低い電圧のトランジスタＭ₁、Ｍ₂は、それ
ぞれ、スイッチＳ₁、Ｓ₂に接続される。スイッチ
Ｓ₁、Ｓ₂は、このデバイスがオン状態にある時、ボデ
ィをそのソースに接続し、そしてこのデバイスがオフ状
態にある時、ボディを最も高い電圧Ｖ₃に接続する。デ
バイスＭ₁、Ｍ₂、Ｍ₃のすべてのゲートは、デバイス
がオンになるべき時、アース電位（０ボルト）が加えら
れるように接続され、そしてデバイスがオフになるべき
時、最も高い電位Ｖ₃が加えられるように接続される。

【００１８】動作の際、トランジスタＭ₃がオンになっ
て容量性負荷Ｃ_Lの両端に最も高い電位Ｖ₃が加えられ
る時、Ｍ₃のゲートが０ボルトでありそしてそのボディ
がＶ ₃であり、Ｍ₂のゲートがＶ₃でありそしてそのボ
ディがＶ₃（スイッチＳ₂は「Ｂ」位置にある）であ
り、Ｍ₁のゲートがＶ₃でありそしてそのボディがＶ₃
（スイッチＳ₁が「Ｂ」位置にある）である。Ｍ₃がオ
ン、Ｍ₂がオフ、Ｍ₁がオフの時、負荷Ｃ_Lは電圧Ｖ₃
で充電される。容量性負荷Ｃ_Lを電圧Ｖ₂で充電するた
めには、Ｍ₃はそのゲートおよびボディがＶ₃であって
オフになり、そしてＭ₂はそのゲートが０ボルトおよび
スイッチＳ₂が「Ａ」位置に設定されることによりその
ボディがそのソースに接続されてオンになり、そしてＭ
₁のゲートがＶ₃およびそのボディがＶ₃でオフのまま
である。最も低い電圧Ｖ₁を負荷Ｃ _Lに接続するために
は、Ｍ₃はそのゲートがＶ₃およびボディがＶ₃でオフ
になり、そしてＭ₂はそのゲートがＶ₃およびボディが
Ｖ₃（Ｓ₂が「Ｂ」位置にある）でオフになり、そして
Ｍ₁はそのゲートが０ボルトおよびそのボディがそのソ
ースにスイッチされ（Ｓ₁が「Ａ」位置にスイッチさ
れ）てオンになる。このように、それぞれのオン状態に
対し、Ｍ₁およびＭ₂のボディは、それぞれ、低い電圧
Ｖ₁またはＶ₂に接続され、したがって、このＭＯＳ構
造体はそれ程大型である必要はない。けれども、これら
のスイッチがオフである時、これらのスイッチはＶ₃に
接続され、それにより、さらに高い電圧Ｖ₂またはＶ₃
が負荷Ｃ_Lに接続される時、さらに高い電圧Ｖ₂または
Ｖ₃から逆電流が流れるのが防止される。したがって、
デバイスの各々は、オフ状態にある時、回路の最も高い
電位に接続されるようにスイッチされたボディすなわち
バック・ゲートを有するか、またはオン状態にある時
（そのソースに接続された）その最も効率的な動作点に
あるようにスイッチされたボディすなわちバック・ゲー
トを有するか、である。オフ状態にある時に最も高い電
位（すなわち、Ｖ₃）に接続することにより、順方向バ
イアス状態には決して到達しないことが保証される。

【００１９】図５は、補助スイッチＳ₁の構造体に対す
る１つの特定の実施例の図である。同じ構造体はスイッ
チＳ₂に対しても用いることができる。Ｖ_INと記された
端子は、Ｍ₁のゲートに対する制御入力Ｖ_Gとして接続
される。Ｍ₁のソースは電圧Ｖ₁に接続され、そしてＭ
₁のドレインは負荷Ｃ_Lを通してアースに接続される。
（点線で示された）補助スイッチ回路Ｓ₁は、２個の付
加的ＰＭＯＳトランジスタＭ₄、Ｍ₅を有する。これら
の２個の付加的ＰＭＯＳトランジスタＭ₄、Ｍ ₅は、電
圧Ｖ₃とＭ₁のソースとの間にカスコード構成で接続さ
れる。Ｍ₄のソースはＶ₃に接続され、そしてＭ₄のゲ
ートは反転器ＩＶ₁の出力に接続され、そしてＭ₄のボ
ディはそのソースに接続される。反転器ＩＶ₁の入力は
Ｍ₁のゲートに接続される。Ｍ₅のソースはＭ₄のドレ
インに接続され、そしてＭ₅のゲートはＭ₁のゲートに
接続され、そしてＭ₅のドレインはＭ₁のソースに接続
され、そしてＭ₅のボディはＭ₄のソースに接続され
る。Ｍ₁のボディはＭ₅のソースに接続される。

【００２０】動作の際、Ｖ_INがアース（０ボルト）に接
続されてＭ₁がオンになる時、Ｖ₃が（反転器ＩＶ₁を
通して）Ｍ₄のゲートに加えられ、そして０ボルトがＭ
₅のゲートに加えられるであろう。このために、Ｍ₄が
オフになり、そしてＭ₅がオンになる。したがって、Ｍ
₁のボディが、Ｍ₅を通して、Ｍ₁のソースに接続され
る。このことにより、トランジスタＭ₁のオン状態の期
間中、効率的な動作が可能になる。他方、電圧Ｖ₃がＶ
_INに加えられてトランジスタＭ₁がオフになる時、Ｍ₄
のゲートは、反転器ＩＶ₁を通して、アース（反転Ｖ_IN
＝０ボルト）に接続され、そしてＭ₅のゲートはＶ_IN＝
Ｖ₃に接続されるであろう。このことはトランジスタＭ
₄をオンにし、そしてトランジスタＭ₅をオフにし、そ
れにより電圧Ｖ₃が、トランジスタＭ₄を通して、Ｍ₁
のボディに加えられる。したがって、Ｍ₁がオフである
時、そのゲートとボディとの両方が電圧Ｖ₃に接続され
るであろう。

【００２１】Ｖ₃およびＶ₁のスイッチングはすべてト
ランジスタＭ₄およびＭ₅で実行される。けれども、こ
れらのトランジスタには非常に小さな電流を流すだけで
よい。それは、これらのトランジスタは負荷Ｃ_Lを充電
するための主電流が流れるためのものではなく、単にバ
ック・ゲートをスイッチするためだけのものであるから
である。したがって、それらのＲ_DSON抵抗値または利得
はそれ程重要ではなく、主スイッチング・トランジスタ
Ｍ₁、Ｍ₂、およびＭ₃に比べて非常に小型に作成する
ことができる。反転器ＩＶ₁は、静止電流のロードに用
いられる典型的な交差結合形のシフタ（Ｖ_IN端子および
反転Ｖ_IN端子の両方が存在する）の中に通常存在する。
したがって、スイッチング回路Ｓ₁およびＳ₂は、バッ
ク・ゲートをスイッチするための２個の小さなＭＯＳ構
造体を単に付加することにより作成することができ、そ
れにより、図２の従来の設計のデバイスに比べて、
Ｍ₁、Ｍ₂デバイスの寸法を大幅に小さくすることがで
きるという利点が得られる。

【００２２】また、バック・ゲートのスイッチングは、
オン状態抵抗値Ｒ_DSONのさらによい制御を与え、それに
より、抵抗値のさらによい一様性が得られる。その結
果、ボディ効果の変動が消えるので、構造体が処理工程
に依存することが少なくなる。

【００２３】図６および図７は、同じ回路にＮＭＯＳを
用いた場合の等価な実施例の図である。ＮＭＯＳ実施例
の場合、Ｖ₃は最も低い電位（例えば、０ボルト）にあ
り、Ｖ₂は中間の電位（例えば、５ボルト）にあり、そ
してＶ₁は最も高い電位（例えば、１０ボルト）にあ
る。そして、主ＮＭＯＳトランジスタＭ₁、Ｍ₂、Ｍ₃
は大きな電圧変位（Ｖ_IN＞１０ボルト）によりオンにな
り、および小さな電圧変位（Ｖ_IN＝０ボルト）によりオ
フになる。ここで、主チヤンネル・トランジスタＭ₁は
ＮＭＯＳ構造体であって、そのソースはＶ₁に接続さ
れ、そのゲートはＶ _INに接続され、そのドレインは負荷
Ｃ_Lを通してアースに接続される。Ｖ_INが低レベルであ
ってトランジスタＭ₁がオフになる時、トランジスタＭ
₄は、Ｍ₁のボディに最も低い電位、すなわちＶ₃電
位、を加えるように接続される。Ｖ_INが高レベルでトラ
ンジスタＭ₁がオンになる時、トランジスタＭ₅は、ト
ランジスタＭ₁のボディにＭ₁のソース電位、すなわち
Ｖ₁電位を加えるように接続される。

【００２４】前記で説明した実施例に対し、当業者に
は、本発明の範囲内で多くの変更および置き換えの可能
であることが容易に理解されるであろう。

【図面の簡単な説明】

【図１】ＭＯＳトタンジスタの概要図であって、Ａはそ
のボディがそのソースに接続されたＭＯＳトタンジスタ
の概要図、Ｂは図ＡのＭＯＳトタンジスタの等価回路の
概要図。

【図２】先行技術によるＭＯＳデバイス電圧レベル・シ
フタ回路の概要図。

【図３】本発明に従うＭＯＳトタンジスタの概要図であ
って、Ａはスイッチされたソース・ボディ・バイアスを
備えたＭＯＳトタンジスタの概要図、Ｂは図ＡのＭＯＳ
トタンジスタの等価回路の概要図。

【図４】本発明の１つの実施例によるＭＯＳデバイス電
圧レベル・シフタ回路の概要図。

【図５】図４の実施例に対する補助スイッチに対する特
定の実施例の概要図。

【図６】図４の回路のＮＭＯＳ構造体の概要図。

【図７】図５の回路のＮＭＯＳ構造体の概要図。

【符号の説明】

Ｍ，Ｍ₁〜Ｍ₅ トランジスタＣ_L 負荷容量

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１ＸＨ０３Ｋ 17/12 17/693

Claims

【特許請求の範囲】

【請求項１】ＭＯＳトランジスタ回路であって、複数のＭＯＳトランジスタであって、それらのソースが
異なる電位に接続され、ドレインが共通の負荷に接続さ
れた前記複数のＭＯＳトランジスタと、前記複数のＭＯＳトランジスタの内の少なくとも１つの
ＭＯＳトランジスタのバックゲートに接続され、前記バ
ックゲートを、当該ＭＯＳトランジスタのソースと所定
の電位との内の選択された１つに接続する選択手段と、
を含む前記ＭＯＳトランジスタ回路。