JPH05283609A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05283609A JPH05283609A JP4081036A JP8103692A JPH05283609A JP H05283609 A JPH05283609 A JP H05283609A JP 4081036 A JP4081036 A JP 4081036A JP 8103692 A JP8103692 A JP 8103692A JP H05283609 A JPH05283609 A JP H05283609A
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- transistors
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Abstract
(57)【要約】
【目的】電圧オフセットがなく、動作上優れた対象性を
有するデータ線負荷回路を備えた半導体装置を提供す
る。 【構成】基板面に垂直な軸から傾いて行なわれるイオン
打ち込みにより不純物領域が形成され、少なくともデー
タ線対が接続される一組のトランジスタ対を含むデータ
線負荷回路を有し、前記データ線負荷回路により前記デ
ータ線の電位が所定電位に設定される半導体装置におい
て、少なくとも、前記データ線対が接続される一組のト
ランジスタ対に生ずる前記イオン打ち込みに起因する寄
生抵抗が回路的に同種の電極に生ずるよう、前記トラン
ジスタ対が配置される。 【効果】データ線負荷回路を構成するトランジスタに生
ずるイオン打ち込み時のオフセット領域に起因する寄生
抵抗が回路的に対象となる。
有するデータ線負荷回路を備えた半導体装置を提供す
る。 【構成】基板面に垂直な軸から傾いて行なわれるイオン
打ち込みにより不純物領域が形成され、少なくともデー
タ線対が接続される一組のトランジスタ対を含むデータ
線負荷回路を有し、前記データ線負荷回路により前記デ
ータ線の電位が所定電位に設定される半導体装置におい
て、少なくとも、前記データ線対が接続される一組のト
ランジスタ対に生ずる前記イオン打ち込みに起因する寄
生抵抗が回路的に同種の電極に生ずるよう、前記トラン
ジスタ対が配置される。 【効果】データ線負荷回路を構成するトランジスタに生
ずるイオン打ち込み時のオフセット領域に起因する寄生
抵抗が回路的に対象となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特にデー
タ線負荷回路の配置方法に関するものである。
タ線負荷回路の配置方法に関するものである。
【０００２】
【従来の技術】一般に、例えば１００の結晶方位を持つ
シリコン基板にイオン打ち込み法を用いて不純物領域を
形成する場合、トンネリング効果による不具合を抑える
ためシリコン基板に垂直とならない、例えば７゜前後角
度オフセットをつけた状態でイオン打ち込みを行なう。
図４はチャネル方向が前述の角度オフセットの生ずる方
向と平行となるよう配置されたＭＯＳトランジスタの断
面構造を示す図である。この図４のトランジスタはＬＤ
Ｄ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を
持つＮチャネルトラインジスタであり、Ｎ型不純物濃度
の薄い領域８、９をたとえばポリシリコンより成るゲー
ト電極１をマスクにしてイオン打ち込みした後、サイド
ウォール２、３を形成しＮ型高濃度不純物領域１０、１
１を打ち込むことにより形成する。ここでＭＯＳトラン
ジスタのソース電極もしくはドレイン電極は不純物領域
１０もしくは１１より各々取り出される。これらのイオ
ン打ち込みはシリコン基板に対して垂直に行われないた
め薄い不純物領域８はゲート電極１の左端より高濃度不
純物領域１０側にずれ、チャネル左端にはゲート電極と
Ｎ型不純物領域がオーバーラップしないオフセット領域
１２が生ずる。図４に示されるＮチャネルトランジスタ
の高濃度不純物領域１０をソース電極としたときの等価
回路は図７のようになる。図５に示されるように、オフ
セット領域１２は等価的に寄生抵抗となり、理想トラン
ジスタのソース端子ＳＳ２と高濃度不純物領域１０より
取り出されたソース電極ＳＴ２との間に縦列接続される
構成になる。
シリコン基板にイオン打ち込み法を用いて不純物領域を
形成する場合、トンネリング効果による不具合を抑える
ためシリコン基板に垂直とならない、例えば７゜前後角
度オフセットをつけた状態でイオン打ち込みを行なう。
図４はチャネル方向が前述の角度オフセットの生ずる方
向と平行となるよう配置されたＭＯＳトランジスタの断
面構造を示す図である。この図４のトランジスタはＬＤ
Ｄ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を
持つＮチャネルトラインジスタであり、Ｎ型不純物濃度
の薄い領域８、９をたとえばポリシリコンより成るゲー
ト電極１をマスクにしてイオン打ち込みした後、サイド
ウォール２、３を形成しＮ型高濃度不純物領域１０、１
１を打ち込むことにより形成する。ここでＭＯＳトラン
ジスタのソース電極もしくはドレイン電極は不純物領域
１０もしくは１１より各々取り出される。これらのイオ
ン打ち込みはシリコン基板に対して垂直に行われないた
め薄い不純物領域８はゲート電極１の左端より高濃度不
純物領域１０側にずれ、チャネル左端にはゲート電極と
Ｎ型不純物領域がオーバーラップしないオフセット領域
１２が生ずる。図４に示されるＮチャネルトランジスタ
の高濃度不純物領域１０をソース電極としたときの等価
回路は図７のようになる。図５に示されるように、オフ
セット領域１２は等価的に寄生抵抗となり、理想トラン
ジスタのソース端子ＳＳ２と高濃度不純物領域１０より
取り出されたソース電極ＳＴ２との間に縦列接続される
構成になる。
【０００３】図３は従来の半導体装置におけるデータ線
負荷回路のレイアウト図の一例であり、フィールド層、
ポリシリコン層、コンタクト層と金属配線層のみが記さ
れている。図３においてトランジスタＴ１、Ｔ２はゲー
ト電極とドレイン電極が電源線ＶＤＤに、ソース電極が
データ線ＤＬ、ＤＬＢ間にそれぞれ接続されるＮチャネ
ルトランジスタであり、トランジスタＴ３、Ｔ４はゲー
ト電極がデータ線負荷回路制御信号ＣＬＫに、ソース電
極が接地線ＧＮＤに、ドレイン電極がデータ線ＤＬ、Ｄ
ＬＢにそれぞれ接続されるＮチャネルトランジスタであ
る。ここで、トランジスタＴ１、Ｔ２はレイアウト上同
サイズ、トランジスタＴ３、Ｔ４もレイアウト上同サイ
ズであり、前述のイオン打ち込みは図３の矢印ＩＤで示
される方向から傾いて行われる。
負荷回路のレイアウト図の一例であり、フィールド層、
ポリシリコン層、コンタクト層と金属配線層のみが記さ
れている。図３においてトランジスタＴ１、Ｔ２はゲー
ト電極とドレイン電極が電源線ＶＤＤに、ソース電極が
データ線ＤＬ、ＤＬＢ間にそれぞれ接続されるＮチャネ
ルトランジスタであり、トランジスタＴ３、Ｔ４はゲー
ト電極がデータ線負荷回路制御信号ＣＬＫに、ソース電
極が接地線ＧＮＤに、ドレイン電極がデータ線ＤＬ、Ｄ
ＬＢにそれぞれ接続されるＮチャネルトランジスタであ
る。ここで、トランジスタＴ１、Ｔ２はレイアウト上同
サイズ、トランジスタＴ３、Ｔ４もレイアウト上同サイ
ズであり、前述のイオン打ち込みは図３の矢印ＩＤで示
される方向から傾いて行われる。
【０００４】図６は図３に示されるセンスアンプの等価
回路であり、拡散抵抗、コンタクト抵抗、ポリシリコン
抵抗、金属配線抵抗等の寄生抵抗は省略されている。図
３のデータ線負荷回路レイアウトではトランジスタＴ
１、Ｔ２、Ｔ３、Ｔ４のチャネル方向が同じく図５中矢
印で示されるイオン打ち込み方向ＩＤと平行となるた
め、トランジスタＴ１のソース端、トランジスタＴ２の
ドレイン端、トランジスタＴ３のドレイン端、及びトラ
ンジスタＴ４のソース端に前述のオフセット領域に起因
する寄生抵抗ＲＬ１、ＲＬ２、ＲＬ３、ＲＬ４がそれぞ
れ接続されることになる。ここで、トランジスタＴ１と
Ｔ２、Ｔ３とＴ４のチャネル幅は同一であるため、寄生
抵抗ＲＬ１とＲＬ２及びＲＬ３とＲＬ４はそれぞれ同値
の抵抗となる。
回路であり、拡散抵抗、コンタクト抵抗、ポリシリコン
抵抗、金属配線抵抗等の寄生抵抗は省略されている。図
３のデータ線負荷回路レイアウトではトランジスタＴ
１、Ｔ２、Ｔ３、Ｔ４のチャネル方向が同じく図５中矢
印で示されるイオン打ち込み方向ＩＤと平行となるた
め、トランジスタＴ１のソース端、トランジスタＴ２の
ドレイン端、トランジスタＴ３のドレイン端、及びトラ
ンジスタＴ４のソース端に前述のオフセット領域に起因
する寄生抵抗ＲＬ１、ＲＬ２、ＲＬ３、ＲＬ４がそれぞ
れ接続されることになる。ここで、トランジスタＴ１と
Ｔ２、Ｔ３とＴ４のチャネル幅は同一であるため、寄生
抵抗ＲＬ１とＲＬ２及びＲＬ３とＲＬ４はそれぞれ同値
の抵抗となる。
【０００５】図６の負荷回路等価回路において、制御信
号ＣＬＫによりトランジスタＴ３、Ｔ４が導通すると、
データ線ＤＬ、ＤＬＢはトランジスタＴ１とＴ３、トラ
ンジスタＴ２とＴ４の能力比で決まる電位にそれぞれ設
定され、その電位は電源電圧の半分程度である。データ
線ＤＬ、ＤＬＢには例えばメモリ回路でメモリセルから
の微少振幅を持つ相補の信号が出力されるデータ線対が
接続され、動作時の振幅は百ミリボルトから数百ミリボ
ルト程度である。
号ＣＬＫによりトランジスタＴ３、Ｔ４が導通すると、
データ線ＤＬ、ＤＬＢはトランジスタＴ１とＴ３、トラ
ンジスタＴ２とＴ４の能力比で決まる電位にそれぞれ設
定され、その電位は電源電圧の半分程度である。データ
線ＤＬ、ＤＬＢには例えばメモリ回路でメモリセルから
の微少振幅を持つ相補の信号が出力されるデータ線対が
接続され、動作時の振幅は百ミリボルトから数百ミリボ
ルト程度である。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は上
記のように構成されているため、以下のような課題があ
る。
記のように構成されているため、以下のような課題があ
る。
【０００７】データ線ＤＬ、ＤＬＢにメモリセル等から
データが出力されていない状態で制御信号ＣＬＫがＨｉ
ｇｈとなり負荷回路が活性化されると、電源線ＶＤＤか
らトランジスタＴ１、Ｔ３を介して接地線に、同様に電
源線ＶＤＤからトランジスタＴ２、Ｔ４を介して接地線
に電流が流れ、双方の電流はほぼ同量である。この電流
により寄生抵抗ＲＬ１、ＲＬ２、ＲＬ３及びＲＬ４に電
圧降下が生ずる。各トランジスタの能力は実効的ゲート
・ソース間電圧により決定されるが、トランジスタＴ１
ではＶＤＤとトランジスタＴ１の理想ソース端子Ｓ１の
電位差、トランジスタＴ２ではＶＤＤとＤＬＢの電位差
となるため、結果的にトランジスタＴ２のゲート・ソー
ス間電圧の方が大きくなり、トランジスタＴ２のオン抵
抗はトランジスタＴ１のオン抵抗より小さくなる。一
方、トランジスタＴ３の実効的ゲート・ソース間電圧は
ＣＬＫと接地線ＧＮＤの電位差、トランジスタＴ４では
ＣＬＫとトランジスタＴ４の理想ソース端子Ｓ４の電位
差と寄生抵抗ＲＬ４での電圧降下分だけ差が生じ、結果
的にトランジスタＴ３のゲート・ソース間電圧の方が大
きくなり、トランジスタＴ３のオン抵抗はトランジスタ
Ｔ４のオン抵抗より小さくなる。すなわち、トランジス
タＴ２、Ｔ３のオン抵抗はそれぞれＴ１、Ｔ４より小さ
くなるのでＤＬはＤＬＢより低電位となる。
データが出力されていない状態で制御信号ＣＬＫがＨｉ
ｇｈとなり負荷回路が活性化されると、電源線ＶＤＤか
らトランジスタＴ１、Ｔ３を介して接地線に、同様に電
源線ＶＤＤからトランジスタＴ２、Ｔ４を介して接地線
に電流が流れ、双方の電流はほぼ同量である。この電流
により寄生抵抗ＲＬ１、ＲＬ２、ＲＬ３及びＲＬ４に電
圧降下が生ずる。各トランジスタの能力は実効的ゲート
・ソース間電圧により決定されるが、トランジスタＴ１
ではＶＤＤとトランジスタＴ１の理想ソース端子Ｓ１の
電位差、トランジスタＴ２ではＶＤＤとＤＬＢの電位差
となるため、結果的にトランジスタＴ２のゲート・ソー
ス間電圧の方が大きくなり、トランジスタＴ２のオン抵
抗はトランジスタＴ１のオン抵抗より小さくなる。一
方、トランジスタＴ３の実効的ゲート・ソース間電圧は
ＣＬＫと接地線ＧＮＤの電位差、トランジスタＴ４では
ＣＬＫとトランジスタＴ４の理想ソース端子Ｓ４の電位
差と寄生抵抗ＲＬ４での電圧降下分だけ差が生じ、結果
的にトランジスタＴ３のゲート・ソース間電圧の方が大
きくなり、トランジスタＴ３のオン抵抗はトランジスタ
Ｔ４のオン抵抗より小さくなる。すなわち、トランジス
タＴ２、Ｔ３のオン抵抗はそれぞれＴ１、Ｔ４より小さ
くなるのでＤＬはＤＬＢより低電位となる。
【０００８】以上のように、従来の半導体装置ではデー
タ線負荷回路により設定されるデータ線対ＤＬ、ＤＬＢ
の電位に差が生ずるため、ＤＬ、ＤＬＢの電位差を検出
するセンスアンプには初期的に電圧オフセットを持つ信
号が入力されることになる。データ線ＤＬ、ＤＬＢの電
位差は前述のように数百ミリボルト以下であるため、こ
の初期的な電圧オフセットはセンスアンプの増幅動作の
妨げとなる、例えばセンスアンプの増幅スピードが遅く
なる、もしくはセンスアンプ初期動作時に誤データが出
力される等の問題を有していた。
タ線負荷回路により設定されるデータ線対ＤＬ、ＤＬＢ
の電位に差が生ずるため、ＤＬ、ＤＬＢの電位差を検出
するセンスアンプには初期的に電圧オフセットを持つ信
号が入力されることになる。データ線ＤＬ、ＤＬＢの電
位差は前述のように数百ミリボルト以下であるため、こ
の初期的な電圧オフセットはセンスアンプの増幅動作の
妨げとなる、例えばセンスアンプの増幅スピードが遅く
なる、もしくはセンスアンプ初期動作時に誤データが出
力される等の問題を有していた。
【０００９】本発明はかかる課題を解決するためになさ
れたものであり、動作オフセットがなく、動作上優れた
対象性を有するデータ線負荷回路を備えた半導体装置を
提供することを目的とする。
れたものであり、動作オフセットがなく、動作上優れた
対象性を有するデータ線負荷回路を備えた半導体装置を
提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
基板面に垂直な軸から傾いて行なわれるイオン打ち込み
により不純物領域が形成され、少なくともデータ線対が
接続される一組のトランジスタ対を含むデータ線負荷回
路を有し、前記データ線負荷回路により前記データ線の
電位が所定電位に設定される半導体装置において、少な
くとも、前記データ線対が接続される一組のトランジス
タ対に生ずる前記イオン打ち込みに起因する寄生抵抗が
回路的に同種の電極に生ずるよう、前記トランジスタ対
が配置されることを特徴とする半導体装置である。
基板面に垂直な軸から傾いて行なわれるイオン打ち込み
により不純物領域が形成され、少なくともデータ線対が
接続される一組のトランジスタ対を含むデータ線負荷回
路を有し、前記データ線負荷回路により前記データ線の
電位が所定電位に設定される半導体装置において、少な
くとも、前記データ線対が接続される一組のトランジス
タ対に生ずる前記イオン打ち込みに起因する寄生抵抗が
回路的に同種の電極に生ずるよう、前記トランジスタ対
が配置されることを特徴とする半導体装置である。
【００１１】
【作用】本発明の半導体装置では、データ線負荷回路に
生ずるイオン打ち込み角度に起因したの寄生抵抗が回路
的に対象となり、データ線負荷回路により設定せれるデ
ータ線対の電位は同一となる。
生ずるイオン打ち込み角度に起因したの寄生抵抗が回路
的に対象となり、データ線負荷回路により設定せれるデ
ータ線対の電位は同一となる。
【００１２】
【実施例】図１は本発明にかかる実施例の一例を示すデ
ータ線負荷回路のレイアウト図であり、フィールド層、
ポリシリコン層、コンタクト層と金属配線層のみが記さ
れている。図１においてトランジスタＴ１、Ｔ２はゲー
ト電極とドレイン電極が電源線ＶＤＤに、ソース電極が
データ線ＤＬ、ＤＬＢ間にそれぞれ接続されるＮチャネ
ルトランジスタであり、トランジスタＴ３、Ｔ４はゲー
ト電極がデータ線負荷回路制御信号ＣＬＫに、ソース電
極が接地線ＧＮＤに、ドレイン電極がデータ線ＤＬ、Ｄ
ＬＢにそれぞれ接続されるＮチャネルトランジスタであ
る。ここで、トランジスタＴ１、Ｔ２はレイアウト上同
サイズ、トランジスタＴ３、Ｔ４もレイアウト上同サイ
ズであり、前述のイオン打ち込みは図１」の矢印ＩＤで
示される方向から傾いて行われる。
ータ線負荷回路のレイアウト図であり、フィールド層、
ポリシリコン層、コンタクト層と金属配線層のみが記さ
れている。図１においてトランジスタＴ１、Ｔ２はゲー
ト電極とドレイン電極が電源線ＶＤＤに、ソース電極が
データ線ＤＬ、ＤＬＢ間にそれぞれ接続されるＮチャネ
ルトランジスタであり、トランジスタＴ３、Ｔ４はゲー
ト電極がデータ線負荷回路制御信号ＣＬＫに、ソース電
極が接地線ＧＮＤに、ドレイン電極がデータ線ＤＬ、Ｄ
ＬＢにそれぞれ接続されるＮチャネルトランジスタであ
る。ここで、トランジスタＴ１、Ｔ２はレイアウト上同
サイズ、トランジスタＴ３、Ｔ４もレイアウト上同サイ
ズであり、前述のイオン打ち込みは図１」の矢印ＩＤで
示される方向から傾いて行われる。
【００１３】図２は図１に示されるデータ線負荷回路の
等価回路であり、拡散抵抗、コンタクト抵抗、ポリシリ
コン抵抗、金属配線抵抗等の寄生抵抗は省略されてい
る。図１のデータ線負荷回路レイアウトではトランジス
タＴ１、Ｔ２、Ｔ３、Ｔ４のチャネル方向が同じく図１
中矢印で示されるイオン打ち込み方向ＩＤと平行であ
り、トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４全てのトラン
ジスタのドレイン端に前述のオフセット領域に起因する
寄生抵抗ＲＬ１、ＲＬ２、ＲＬ３、ＲＬ４がそれぞれ生
ずる。
等価回路であり、拡散抵抗、コンタクト抵抗、ポリシリ
コン抵抗、金属配線抵抗等の寄生抵抗は省略されてい
る。図１のデータ線負荷回路レイアウトではトランジス
タＴ１、Ｔ２、Ｔ３、Ｔ４のチャネル方向が同じく図１
中矢印で示されるイオン打ち込み方向ＩＤと平行であ
り、トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４全てのトラン
ジスタのドレイン端に前述のオフセット領域に起因する
寄生抵抗ＲＬ１、ＲＬ２、ＲＬ３、ＲＬ４がそれぞれ生
ずる。
【００１４】図２のデータ線負荷回路等価回路におい
て、データ線ＤＬ、ＤＬＢにメモリセル等からデータが
出力されていない状態で制御信号ＣＬＫがＨｉｇｈとな
り負荷回路が活性化されると、電源線ＶＤＤからトラン
ジスタＴ１、Ｔ３を介して接地線に、同様に電源線ＶＤ
ＤからトランジスタＴ２、Ｔ４を介して接地線に電流が
流れ、双方の電流はほぼ同量である。各トランジスタの
能力は実効的ゲート・ソース間電圧により決定される
が、トランジスタＴ１ではＶＤＤとＤＬの電位差、トラ
ンジスタＴ２ではＶＤＤとＤＬＢの電位差となる。一
方、トランジスタＴ３、Ｔ４の両実効的ゲート・ソース
間電圧はＣＬＫと接地線ＧＮＤの電位差となり、トラン
ジスタＴ３のオン抵抗はトランジスタＴ４のオン抵抗と
同一となる。結果的に、各トランジスタのゲート・ソー
ス間電圧寄生抵抗により影響されることはなく、データ
線対ＤＬ、ＤＬＢの電位はトランジスタＴ１とＴ３のサ
イズ比、Ｔ２とＴ４のサイズ比のみで決定される同一の
電位となり、従来装置であった設定電位に差が生ずるこ
とはない。
て、データ線ＤＬ、ＤＬＢにメモリセル等からデータが
出力されていない状態で制御信号ＣＬＫがＨｉｇｈとな
り負荷回路が活性化されると、電源線ＶＤＤからトラン
ジスタＴ１、Ｔ３を介して接地線に、同様に電源線ＶＤ
ＤからトランジスタＴ２、Ｔ４を介して接地線に電流が
流れ、双方の電流はほぼ同量である。各トランジスタの
能力は実効的ゲート・ソース間電圧により決定される
が、トランジスタＴ１ではＶＤＤとＤＬの電位差、トラ
ンジスタＴ２ではＶＤＤとＤＬＢの電位差となる。一
方、トランジスタＴ３、Ｔ４の両実効的ゲート・ソース
間電圧はＣＬＫと接地線ＧＮＤの電位差となり、トラン
ジスタＴ３のオン抵抗はトランジスタＴ４のオン抵抗と
同一となる。結果的に、各トランジスタのゲート・ソー
ス間電圧寄生抵抗により影響されることはなく、データ
線対ＤＬ、ＤＬＢの電位はトランジスタＴ１とＴ３のサ
イズ比、Ｔ２とＴ４のサイズ比のみで決定される同一の
電位となり、従来装置であった設定電位に差が生ずるこ
とはない。
【００１５】以上のように、本発明の半導体装置ではデ
ータ線負荷回路により設定されるデータ線対ＤＬ、ＤＬ
Ｂの電位に初期的な電圧オフセットが生ずることがない
ためため、センスアンプの増幅スピードが遅くなる、も
しくはセンスアンプ初期動作時に誤データが出力される
等センスアンプの増幅動作の不具合が生ずることはなな
い。
ータ線負荷回路により設定されるデータ線対ＤＬ、ＤＬ
Ｂの電位に初期的な電圧オフセットが生ずることがない
ためため、センスアンプの増幅スピードが遅くなる、も
しくはセンスアンプ初期動作時に誤データが出力される
等センスアンプの増幅動作の不具合が生ずることはなな
い。
【００１６】尚、図１の実施例ではデータ線負荷回路を
構成する全てのトランジスタをソース側に寄生抵抗が生
ずるよう配置していたが、ドレイン側に生ずるよう配置
しても回路的な対象性は損なわれない。また、回路的な
対象性からみると、トランジスタＴ１はＴ２と同種の電
極、トランジスタＴ３はＴ４と同種の電極に寄生抵抗が
生ずるよう配置されることが重要であり、例えばトラン
ジスタＴ１、Ｔ２は各々ソース電極、トランジスタＴ
３、Ｔ４はドレイン電極に寄生抵抗が生ずるよう配置さ
れても、もしくはその逆でもよい。ただし、ソース側に
寄生抵抗が生じた場合、回路対象性は損なわれないが、
ゲート・ソース間電圧が減少するため、図１に示される
ように全てのトランジスタのドレイン電極側に寄生抵抗
が生ずるよう配置されるのが回路動作上最も好ましい。
構成する全てのトランジスタをソース側に寄生抵抗が生
ずるよう配置していたが、ドレイン側に生ずるよう配置
しても回路的な対象性は損なわれない。また、回路的な
対象性からみると、トランジスタＴ１はＴ２と同種の電
極、トランジスタＴ３はＴ４と同種の電極に寄生抵抗が
生ずるよう配置されることが重要であり、例えばトラン
ジスタＴ１、Ｔ２は各々ソース電極、トランジスタＴ
３、Ｔ４はドレイン電極に寄生抵抗が生ずるよう配置さ
れても、もしくはその逆でもよい。ただし、ソース側に
寄生抵抗が生じた場合、回路対象性は損なわれないが、
ゲート・ソース間電圧が減少するため、図１に示される
ように全てのトランジスタのドレイン電極側に寄生抵抗
が生ずるよう配置されるのが回路動作上最も好ましい。
【００１７】
【発明の効果】以上に述べたように本発明では、データ
線負荷回路を構成するトランジスタに生ずるイオン打ち
込み時のオフセット領域に起因する寄生抵抗が回路的に
対象となるので、データ線対間の設定電位に電圧差が生
ずることのない、高い対象性を有するデータ線負荷回路
を備えた半導体装置を実現できる。
線負荷回路を構成するトランジスタに生ずるイオン打ち
込み時のオフセット領域に起因する寄生抵抗が回路的に
対象となるので、データ線対間の設定電位に電圧差が生
ずることのない、高い対象性を有するデータ線負荷回路
を備えた半導体装置を実現できる。
【図１】本発明のデータ線負荷回路のレイアウト図。
【図２】本発明のデータ線負荷回路の等価回路図。
【図３】従来のデータ線負荷回路のレイアウト図。
【図４】ＬＤＤトランジスタの断面構造図。
【図５】ＬＤＤトランジスタの等価回路図。
【図６】従来のデータ線負荷回路の等価回路図。
Ｔ１、Ｔ２、Ｔ３、Ｔ４・・・データ線負荷回路Ｎチャ
ネルトランジスタ ＤＬ、ＤＬＢ・・・データ線 ＣＬＫ・・・データ線負荷回路活性化制御信号 ＶＤＤ・・・電源線 ＧＮＤ・・・接地線 ＩＤ・・・イオン打ち込み方向 ＲＬＤＤ、ＲＬ１、ＲＬ２、ＲＬ３、ＲＬ４・・・寄生
抵抗 ＲＬ５、ＲＬ６、ＲＬ７、ＲＬ８・・・寄生抵抗 １・・・ゲート電極 ２、３・・・サイドウォール ４、５、８、９・・・薄いＮ型不純物領域 ６、７、１０、１１・・・濃いＮ型不純物領域
ネルトランジスタ ＤＬ、ＤＬＢ・・・データ線 ＣＬＫ・・・データ線負荷回路活性化制御信号 ＶＤＤ・・・電源線 ＧＮＤ・・・接地線 ＩＤ・・・イオン打ち込み方向 ＲＬＤＤ、ＲＬ１、ＲＬ２、ＲＬ３、ＲＬ４・・・寄生
抵抗 ＲＬ５、ＲＬ６、ＲＬ７、ＲＬ８・・・寄生抵抗 １・・・ゲート電極 ２、３・・・サイドウォール ４、５、８、９・・・薄いＮ型不純物領域 ６、７、１０、１１・・・濃いＮ型不純物領域
Claims (1)
- 【請求項１】基板面に垂直な軸から傾いて行なわれるイ
オン打ち込みにより不純物領域が形成され、少なくとも
データ線対が接続される一組のトランジスタ対を含むデ
ータ線負荷回路を有し、前記データ線負荷回路により前
記データ線の電位が所定電位に設定される半導体装置に
おいて、 少なくとも、前記データ線対が接続される一組のトラン
ジスタ対に生ずる前記イオン打ち込みに起因する寄生抵
抗が回路的に同種の電極に生ずるよう、前記トランジス
タ対が配置されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081036A JPH05283609A (ja) | 1992-04-02 | 1992-04-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081036A JPH05283609A (ja) | 1992-04-02 | 1992-04-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283609A true JPH05283609A (ja) | 1993-10-29 |
Family
ID=13735229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4081036A Pending JPH05283609A (ja) | 1992-04-02 | 1992-04-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283609A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012054502A (ja) * | 2010-09-03 | 2012-03-15 | Elpida Memory Inc | 半導体装置 |
-
1992
- 1992-04-02 JP JP4081036A patent/JPH05283609A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012054502A (ja) * | 2010-09-03 | 2012-03-15 | Elpida Memory Inc | 半導体装置 |
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