JPH0157508B2 - - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
この発明は、EPROM（エレクトリカリ・プロ
グラマブル・リード・オンリ・メモリ）装置に関
する。 この発明に先立つて、特願昭55―87867号明細
書に示されたように、書込み効率が高められるよ
うになされたEPROM装置が、本願出願人におい
て提案された。 このEPROM装置において、その不揮発性メモ
リ素子は、フローテイングゲート電極及びそのゲ
ート電極の上にコントロールゲート電極を有する
ような構造にされ、この不揮発性メモリ素子のゲ
ート絶縁膜下のチヤンネル方向に沿つた半導体表
面周縁部には基板と同導電型の高不純物濃度領域
が形成される。このような構造の不揮発性メモリ
素子においては、書き込み時にソース・ドレイン
電流が流れるとき上記高不純物濃度領域があるた
めに、ホツトエレクトロンの発生効率が良くな
り、それによつて書き込み速度が促進されるもの
となる。 しかしながら、EPROM装置においては、次の
ような問題も生ずる。 すなわち、EPROM装置において、不揮発生メ
モリ素子は、それぞれワード線とビツト線とによ
つて選択されるように、その複数個がマトリクス
配置されることになる。同一列に配置された複数
の不揮発生メモリ素子のドレインは１つのビツト
線に共通に結合され、同一行に配置された複数の
不揮発生メモリ素子のコントロールゲートは、１
つのワード線に共通に結合される。 １つの不揮発生メモリ素子に情報を書き込む場
合、その不揮発性メモリ素子が結合された１つの
ビツト線すなわち選択ビツト線に書き込み電圧が
供給され、かつその不揮発性メモリ素子が結合さ
れたワード線すなわち選択ワード線に選択レベル
のワード線信号が供給されることになる。 このとき、選択ビツト線に結合された非選択の
不揮発性メモリ素子は充分に非導通状態にされて
いることが望まれる。しかしながら、不揮発性メ
モリ素子のそれぞれのドレインとフローテイング
ゲートとの間には無視し得ない寄生容量が存在す
る。また、選択ビツト線に供給される書き込み電
圧は、そのハイレベルが比較的高電圧レベルにさ
れる。そのため、選択ビツト線に結合された非選
択の不揮発性メモリ素子は、それぞれにおけるフ
ローテイングゲートの電位が書き込み電圧と上記
のような寄生容量とによつて無視し得ないレベル
にまで上昇されてしまうことになる。 その結果、選択ビツト線に結合されたそれぞれ
の不揮発性メモリ素子は、それぞれのコントロー
ルゲートが非選択ワード線に従つてロウレベルに
されているにもかかわらずに導通状態にされてし
まい、チヤンネルリーク電流を生ずるようにな
る。従つて、選択ビツト線には、それに結合され
た１つ１つの非選択の不揮発性メモリ素子に流れ
るチヤンネルリーク電流の総和とほゞ等しいよう
な比較的大きい値のリーク電流が流されてしまう
ことになる。情報書き込み時に選択ビツト線に流
れるリーク電流は、その選択ビツト線に結合され
る不揮発性メモリ素子の数に比例されるので、メ
モリ容量の増大とともに増加される。 非選択の不揮発性メモリ素子に流れるリーク電
流は、無効な電流であり、装置の消費電力を不必
要に増加させる。 メモリ容量の増大などに伴つて、上記のような
リーク電流が増加しすぎた場合、これに応じて選
択の不揮発性メモリ素子に流される書き込み電流
が減少される。 このような書き込み電流の減少を防ぐために
は、書き込み回路の電流駆動能力を大きくさせる
ことが必要になつてくることになり、そのため書
き込み回路を構成する素子のサイズを大型化しな
ければならなくなつてくる。 上記リーク電流は、不揮発性メモリ素子の製造
ばらつきによつてだけでなく、使用温度の変化に
よつても比較的大きく変動する。従つて、適切に
設計された書込み回路が必要とされる。適切な書
き込み回路が設計されていなければ、製品の歩留
りが低下される。 従つて、この発明の目的は、全リーク電流を極
めて小さな値まで低減することが可能であるとと
もに全リーク電流が集積回路の製造要因の変動の
影響を実質的に受けないようなEPROM装置を提
供することにある。 この発明の他の目的は、比較的小型にすること
が可能なEPROM装置を提供することにある。 この発明の更に他の目的は、以下の説明及び図
面から明らかとなるであろう。 以下、この発明を実施例とともに詳細に説明す
る。 第１図は、この発明の一実施例を示すEPROM
装置のブロツク図である。 同図において、点線ICで囲まれた部分は、周
知の半導体製造方法を含む後述するような半導体
集積回路の製造方法によつて、１個のシリコンチ
ツプ内に形成される。 EPROM装置には、アドレス信号A0ないしA12
が供給される入力端子、制御信号、及び
OEが供給される入力端子、データ入出力端子
Ｉ／O0ないしＩ／O7、５ボルトのような電源電
圧VCCが供給される電源端子、回路の接地電圧の
ような基準電圧GNDが供給される電源端子、及
びプログラム時すなわち情報の書き込み時に＋25
ボルトのような値にされる書き込み電圧VPPが供
給される書き込み用電源端子を持つており、それ
ぞれの端子に適当な電圧もしくは信号が供給され
ることによつて動作させられる。 特に制限されないが、この実施例のEPROM装
置は、８群に分割されたメモリアレイ回路MAR0
ないしMAR7（以下MAR0ないしMAR7のように
記す）を持つようにされる。MAR0ないしMAR7
のそれぞれが8192ビツトのメモリ容量を持つよう
にされることによつて、EPROM装置は、全体と
して約64キロビツドのメモリ容量を持つようにさ
れる。 １つのメモリアレイ回路は、256本のワード線、
32本のビツド線、256×32個のメモリセル及び後
述するようなリーク電流減少用のスイツチ素子か
ら構成される。 Ｘアドレスバツフア回路ADB1（以下、単に
ADB1と称す）は、外部から供給されるTTL
（Transistor Transistor Logic）レベルのよう
な８ビツドのアドレス信号A5〜A12に応じて、そ
れぞれ適切なレベルにされた真レベル及び偽レベ
ルのアドレス信号a5，5〜a11，11を出力する。 Ｘデコーダ回路Ｘ―DEC（以下、単にＸ―DEC
と称す）は、上記アドレス信号a5，5〜a11，11
を受けて、MAR0ないしMAR7のワード線に供給
するためのワード線駆動信号W1ないしW256を形
成する。 ワード線駆動信号W1ないしW256は、そのうち
のアドレス信号A5ないしA12の組合せに対応され
た１つだけが選択レベルにされ、残りの全部が回
路の接地電位のような非選択レベルにされる。 Ｘ―DECに電源電圧VCC、書込み用電圧VPP及
び後述する制御回路CONTの出力制御信号weが
供給されることによつて、ワード線駆動信号の選
択レベルは、情報の読み出し時においてほぼ電源
電圧VCCのレベルにされ、情報の書き込み時にお
いてほゞ電圧VPPのレベルにされる。 Ｙアドレスバツフア回路ADB2（以下、単に
ADB2と称す）は、外部から供給されるTTLレ
ベルのようなレベルの５ビツトのアドレス信号
A0〜A4に応じて、適当なレベルにされた真レベ
ル及び偽レベルのアドレス信号a0，0ないしa4，
a4を出力する。 上記アドレス信号a0，0ないしa4，4は、メモ
リアレイ回路MAR0ないしMAR7のそれぞれの32
本のビツト線を選択させるために用いられる。 特に制限されないが、この実施例において、メ
モリアレイ回路MAR0ないしMAR7のそれぞれの
ビツト線は、カラムスイツチ回路CS0ないしCS7
と読み出し書き込み回路Ｒ／W0ないしＲ／W7と
によつて選択される。 ５ビツトのアドレス信号a0，0ないしa4，4の
うちの３ビツトのアドレス信号a0，0ないしa2，
a2は第１のＹデコーダ回路Ｙ―DEC1（以下Ｙ―
DEC1と称する）に供給され、残りの２ビツトの
アドレス信号a3，2及びa4，4は第２のＹデコー
ダ回路Ｙ―DEC2（以下Ｙ―DEC2と称する）に供
給される。 Ｙ―DEC1は、上記アドレス信号a0，0〜a2，
a2を受けることによつて、カラムスイツチ回路
CS0ないしCS7に供給するためのビツト線選択信
号BS1ないしBS8を形成する。 ビツト線選択信号BS1ないしBS8は、そのうち
のアドレス信号A0ないしA2の組合せに対応され
た１つだけが選択レベルにされ、残りの全部が回
路の接地電位のような非選択レベルにされる。 Ｙ―DEC1に、Ｘ―DECと同様な電圧VCC、VPP
及び制御信号weが供給されることによつて、ビ
ツト線選択信号の選択レベルは、情報の読み出し
時においてほゞ電源電圧VCCのレベルにされ、情
報の書き込み時においてほゞ電圧VPPのレベルに
される。 Ｙ―DEC2は、アドレス信号a3，3及びa4，4
を受けて選択信号K0ないしK3を形成する。 選択信号K0ないしK3は、そのうちのアドレス
信号A3及びA4の組合せに対応された１つだけが
ほゞ電源電圧VCCのレベルの選択レベルにされ、
残りの全部が回路の接地電位のような非選択レベ
ルにされる。 Ｙ―DEC2には、制御回路CONTから制御信号
ceが供給される。制御信号ceは、例えばチツプ選
択時にハイレベルにされ、チツプ非選択時にロウ
レベルにされる。Ｙ―DEC2から出力される選択
信号K0ないしK3は、チツプ非選択時に、アドレ
ス信号A3及びA4のレベルにかかわらずに非選択
レベルにされる。 カラムスイツチ回路CS0ないしCS7（以下、単に
CS0〜CS7と称す）は、上記ビツト線選択信号を
受けて、MAR0〜MAR7のビツト線を同時に４本
づつ選択する。すなわち、例えばMAR0におい
て、その32本のビツト線B1ないしB32のうちの４
本がカラムスイツチ回路CS0を介して共通ビツト
線CD1ないしCD4に結合されることになる。 カラムスイツチ回路CS0ないしCS7によつてス
イツチされるべき信号は、例えば情報の読み出し
時において電源電圧VCCに近いハイレベル又は接
地電位に近いロウレベルにされ、情報の書き込み
時において電圧VPPに近いハイレベル又は接地電
位に近いロウレベルにされる。 選択されるべきビツト線と共通ビツト線とを、
少ない電圧損失をもつて結合させるために、カラ
ムスイツチ回路CS0ないしCS7に供給されるビツ
ト線選択信号の選択レベルは、前記のように情報
の書き込み時においてほぼVPPのレベルにされ
る。 それぞれ４本ずつの組の共通ビツト線は、図示
のように読み出し書き込み回路Ｒ／W0ないし
Ｒ／W7（以下、Ｒ／W0ないしＲ／W7のように称
する）に結合される。 Ｒ／W0ないしＲ／W7は、それぞれ共通ビツト
線に一対一に対応された４個の単位読み出し、書
き込み回路から構成される。 Ｒ／W0ないしＲ／W7におけるそれぞれの４個
の単位読み出し書き込み回路の入出力端子は、共
通入出力端子Ｉ／O0ないしＩ／O7に共通接続さ
れる。 それぞれの単位読み出し書き込み回路は、Ｙ―
DEC2から出力される選択信号K0ないしK3のうち
の１つによつて選択され、選択されたとき、それ
に対応する共通ビツト線と共通入出力端子とを実
質的に結合させる。 それぞれの単位読み出し書き込み回路は、電源
電圧VCC及び情報の書き込み動作時に供給される
書き込み電圧VPPによつて動作させられる。 それぞれの単位読み出し書き込み回路は、その
動作モードが、制御信号CONTから出力される
制御信号we，，cs及びによつて指示され
る。 特に制限されないが、制御信号及びのハ
イレベルによつて読み出しモードが指示される。
この読み出しモードにおいては、４本の共通ビツ
ト線のうちの１つにおける信号が、Ｙ―DEC2に
よつて選択された単位読み出し回路を介して共通
入出力端子に供給される。すなわち、共通入出力
端子には、Ｘ―DEC1、Ｙ―DEC2によつて選択さ
れたメモリセルにおける記憶データが出力され
る。 制御信号weのハイレベル及びのロウレベル
によつて、書き込みモードが指示される。この書
き込みモードにおいては、共通入出力端子を介し
て図示しない回路からデータ信号が供給されてい
る単位読み出し書き込み回路のうち、Ｙ―DEC2
によつて選択された１つのみが動作状態にされ
る。従つて、４本の共通ビツト線のうちの１本が
書き込むべきデータ信号に応じてほゞ接地電位レ
ベル又は適切な書き込み電圧レベルにされる。残
りの３本の共通ビツト線は、対応する単位読み出
し書き込み回路が選択されていないことによつて
ほゞ接地電位レベルにされる。 チツプ非選択モードでは、Ｙ―DEC2から出力
される選択信号K0ないしK3が前記のように非選
択レベルにされる。そのため、Ｒ／W0ないし
Ｒ／W7における単位読み出し書き込み回路はす
べて非動作状態にされる。 特に制限されないが、読み出し書き込み回路
は、チツプ非選択モードにおいてその入出力端子
をフローテイング状態にさせるような構成とされ
る。 制御回路CONT（以下、単にCONTと称す）
は、外部からのプログラム制御信号、チツ
プエネーブル信号、アウトプツトエネーブル
信号及び所定のレベルの書き込み電圧VPPを
受けることによつて次の表―１に示すような制御
信号等を形成する。
グラマブル・リード・オンリ・メモリ）装置に関
する。 この発明に先立つて、特願昭55―87867号明細
書に示されたように、書込み効率が高められるよ
うになされたEPROM装置が、本願出願人におい
て提案された。 このEPROM装置において、その不揮発性メモ
リ素子は、フローテイングゲート電極及びそのゲ
ート電極の上にコントロールゲート電極を有する
ような構造にされ、この不揮発性メモリ素子のゲ
ート絶縁膜下のチヤンネル方向に沿つた半導体表
面周縁部には基板と同導電型の高不純物濃度領域
が形成される。このような構造の不揮発性メモリ
素子においては、書き込み時にソース・ドレイン
電流が流れるとき上記高不純物濃度領域があるた
めに、ホツトエレクトロンの発生効率が良くな
り、それによつて書き込み速度が促進されるもの
となる。 しかしながら、EPROM装置においては、次の
ような問題も生ずる。 すなわち、EPROM装置において、不揮発生メ
モリ素子は、それぞれワード線とビツト線とによ
つて選択されるように、その複数個がマトリクス
配置されることになる。同一列に配置された複数
の不揮発生メモリ素子のドレインは１つのビツト
線に共通に結合され、同一行に配置された複数の
不揮発生メモリ素子のコントロールゲートは、１
つのワード線に共通に結合される。 １つの不揮発生メモリ素子に情報を書き込む場
合、その不揮発性メモリ素子が結合された１つの
ビツト線すなわち選択ビツト線に書き込み電圧が
供給され、かつその不揮発性メモリ素子が結合さ
れたワード線すなわち選択ワード線に選択レベル
のワード線信号が供給されることになる。 このとき、選択ビツト線に結合された非選択の
不揮発性メモリ素子は充分に非導通状態にされて
いることが望まれる。しかしながら、不揮発性メ
モリ素子のそれぞれのドレインとフローテイング
ゲートとの間には無視し得ない寄生容量が存在す
る。また、選択ビツト線に供給される書き込み電
圧は、そのハイレベルが比較的高電圧レベルにさ
れる。そのため、選択ビツト線に結合された非選
択の不揮発性メモリ素子は、それぞれにおけるフ
ローテイングゲートの電位が書き込み電圧と上記
のような寄生容量とによつて無視し得ないレベル
にまで上昇されてしまうことになる。 その結果、選択ビツト線に結合されたそれぞれ
の不揮発性メモリ素子は、それぞれのコントロー
ルゲートが非選択ワード線に従つてロウレベルに
されているにもかかわらずに導通状態にされてし
まい、チヤンネルリーク電流を生ずるようにな
る。従つて、選択ビツト線には、それに結合され
た１つ１つの非選択の不揮発性メモリ素子に流れ
るチヤンネルリーク電流の総和とほゞ等しいよう
な比較的大きい値のリーク電流が流されてしまう
ことになる。情報書き込み時に選択ビツト線に流
れるリーク電流は、その選択ビツト線に結合され
る不揮発性メモリ素子の数に比例されるので、メ
モリ容量の増大とともに増加される。 非選択の不揮発性メモリ素子に流れるリーク電
流は、無効な電流であり、装置の消費電力を不必
要に増加させる。 メモリ容量の増大などに伴つて、上記のような
リーク電流が増加しすぎた場合、これに応じて選
択の不揮発性メモリ素子に流される書き込み電流
が減少される。 このような書き込み電流の減少を防ぐために
は、書き込み回路の電流駆動能力を大きくさせる
ことが必要になつてくることになり、そのため書
き込み回路を構成する素子のサイズを大型化しな
ければならなくなつてくる。 上記リーク電流は、不揮発性メモリ素子の製造
ばらつきによつてだけでなく、使用温度の変化に
よつても比較的大きく変動する。従つて、適切に
設計された書込み回路が必要とされる。適切な書
き込み回路が設計されていなければ、製品の歩留
りが低下される。 従つて、この発明の目的は、全リーク電流を極
めて小さな値まで低減することが可能であるとと
もに全リーク電流が集積回路の製造要因の変動の
影響を実質的に受けないようなEPROM装置を提
供することにある。 この発明の他の目的は、比較的小型にすること
が可能なEPROM装置を提供することにある。 この発明の更に他の目的は、以下の説明及び図
面から明らかとなるであろう。 以下、この発明を実施例とともに詳細に説明す
る。 第１図は、この発明の一実施例を示すEPROM
装置のブロツク図である。 同図において、点線ICで囲まれた部分は、周
知の半導体製造方法を含む後述するような半導体
集積回路の製造方法によつて、１個のシリコンチ
ツプ内に形成される。 EPROM装置には、アドレス信号A0ないしA12
が供給される入力端子、制御信号、及び
OEが供給される入力端子、データ入出力端子
Ｉ／O0ないしＩ／O7、５ボルトのような電源電
圧VCCが供給される電源端子、回路の接地電圧の
ような基準電圧GNDが供給される電源端子、及
びプログラム時すなわち情報の書き込み時に＋25
ボルトのような値にされる書き込み電圧VPPが供
給される書き込み用電源端子を持つており、それ
ぞれの端子に適当な電圧もしくは信号が供給され
ることによつて動作させられる。 特に制限されないが、この実施例のEPROM装
置は、８群に分割されたメモリアレイ回路MAR0
ないしMAR7（以下MAR0ないしMAR7のように
記す）を持つようにされる。MAR0ないしMAR7
のそれぞれが8192ビツトのメモリ容量を持つよう
にされることによつて、EPROM装置は、全体と
して約64キロビツドのメモリ容量を持つようにさ
れる。 １つのメモリアレイ回路は、256本のワード線、
32本のビツド線、256×32個のメモリセル及び後
述するようなリーク電流減少用のスイツチ素子か
ら構成される。 Ｘアドレスバツフア回路ADB1（以下、単に
ADB1と称す）は、外部から供給されるTTL
（Transistor Transistor Logic）レベルのよう
な８ビツドのアドレス信号A5〜A12に応じて、そ
れぞれ適切なレベルにされた真レベル及び偽レベ
ルのアドレス信号a5，5〜a11，11を出力する。 Ｘデコーダ回路Ｘ―DEC（以下、単にＸ―DEC
と称す）は、上記アドレス信号a5，5〜a11，11
を受けて、MAR0ないしMAR7のワード線に供給
するためのワード線駆動信号W1ないしW256を形
成する。 ワード線駆動信号W1ないしW256は、そのうち
のアドレス信号A5ないしA12の組合せに対応され
た１つだけが選択レベルにされ、残りの全部が回
路の接地電位のような非選択レベルにされる。 Ｘ―DECに電源電圧VCC、書込み用電圧VPP及
び後述する制御回路CONTの出力制御信号weが
供給されることによつて、ワード線駆動信号の選
択レベルは、情報の読み出し時においてほぼ電源
電圧VCCのレベルにされ、情報の書き込み時にお
いてほゞ電圧VPPのレベルにされる。 Ｙアドレスバツフア回路ADB2（以下、単に
ADB2と称す）は、外部から供給されるTTLレ
ベルのようなレベルの５ビツトのアドレス信号
A0〜A4に応じて、適当なレベルにされた真レベ
ル及び偽レベルのアドレス信号a0，0ないしa4，
a4を出力する。 上記アドレス信号a0，0ないしa4，4は、メモ
リアレイ回路MAR0ないしMAR7のそれぞれの32
本のビツト線を選択させるために用いられる。 特に制限されないが、この実施例において、メ
モリアレイ回路MAR0ないしMAR7のそれぞれの
ビツト線は、カラムスイツチ回路CS0ないしCS7
と読み出し書き込み回路Ｒ／W0ないしＲ／W7と
によつて選択される。 ５ビツトのアドレス信号a0，0ないしa4，4の
うちの３ビツトのアドレス信号a0，0ないしa2，
a2は第１のＹデコーダ回路Ｙ―DEC1（以下Ｙ―
DEC1と称する）に供給され、残りの２ビツトの
アドレス信号a3，2及びa4，4は第２のＹデコー
ダ回路Ｙ―DEC2（以下Ｙ―DEC2と称する）に供
給される。 Ｙ―DEC1は、上記アドレス信号a0，0〜a2，
a2を受けることによつて、カラムスイツチ回路
CS0ないしCS7に供給するためのビツト線選択信
号BS1ないしBS8を形成する。 ビツト線選択信号BS1ないしBS8は、そのうち
のアドレス信号A0ないしA2の組合せに対応され
た１つだけが選択レベルにされ、残りの全部が回
路の接地電位のような非選択レベルにされる。 Ｙ―DEC1に、Ｘ―DECと同様な電圧VCC、VPP
及び制御信号weが供給されることによつて、ビ
ツト線選択信号の選択レベルは、情報の読み出し
時においてほゞ電源電圧VCCのレベルにされ、情
報の書き込み時においてほゞ電圧VPPのレベルに
される。 Ｙ―DEC2は、アドレス信号a3，3及びa4，4
を受けて選択信号K0ないしK3を形成する。 選択信号K0ないしK3は、そのうちのアドレス
信号A3及びA4の組合せに対応された１つだけが
ほゞ電源電圧VCCのレベルの選択レベルにされ、
残りの全部が回路の接地電位のような非選択レベ
ルにされる。 Ｙ―DEC2には、制御回路CONTから制御信号
ceが供給される。制御信号ceは、例えばチツプ選
択時にハイレベルにされ、チツプ非選択時にロウ
レベルにされる。Ｙ―DEC2から出力される選択
信号K0ないしK3は、チツプ非選択時に、アドレ
ス信号A3及びA4のレベルにかかわらずに非選択
レベルにされる。 カラムスイツチ回路CS0ないしCS7（以下、単に
CS0〜CS7と称す）は、上記ビツト線選択信号を
受けて、MAR0〜MAR7のビツト線を同時に４本
づつ選択する。すなわち、例えばMAR0におい
て、その32本のビツト線B1ないしB32のうちの４
本がカラムスイツチ回路CS0を介して共通ビツト
線CD1ないしCD4に結合されることになる。 カラムスイツチ回路CS0ないしCS7によつてス
イツチされるべき信号は、例えば情報の読み出し
時において電源電圧VCCに近いハイレベル又は接
地電位に近いロウレベルにされ、情報の書き込み
時において電圧VPPに近いハイレベル又は接地電
位に近いロウレベルにされる。 選択されるべきビツト線と共通ビツト線とを、
少ない電圧損失をもつて結合させるために、カラ
ムスイツチ回路CS0ないしCS7に供給されるビツ
ト線選択信号の選択レベルは、前記のように情報
の書き込み時においてほぼVPPのレベルにされ
る。 それぞれ４本ずつの組の共通ビツト線は、図示
のように読み出し書き込み回路Ｒ／W0ないし
Ｒ／W7（以下、Ｒ／W0ないしＲ／W7のように称
する）に結合される。 Ｒ／W0ないしＲ／W7は、それぞれ共通ビツト
線に一対一に対応された４個の単位読み出し、書
き込み回路から構成される。 Ｒ／W0ないしＲ／W7におけるそれぞれの４個
の単位読み出し書き込み回路の入出力端子は、共
通入出力端子Ｉ／O0ないしＩ／O7に共通接続さ
れる。 それぞれの単位読み出し書き込み回路は、Ｙ―
DEC2から出力される選択信号K0ないしK3のうち
の１つによつて選択され、選択されたとき、それ
に対応する共通ビツト線と共通入出力端子とを実
質的に結合させる。 それぞれの単位読み出し書き込み回路は、電源
電圧VCC及び情報の書き込み動作時に供給される
書き込み電圧VPPによつて動作させられる。 それぞれの単位読み出し書き込み回路は、その
動作モードが、制御信号CONTから出力される
制御信号we，，cs及びによつて指示され
る。 特に制限されないが、制御信号及びのハ
イレベルによつて読み出しモードが指示される。
この読み出しモードにおいては、４本の共通ビツ
ト線のうちの１つにおける信号が、Ｙ―DEC2に
よつて選択された単位読み出し回路を介して共通
入出力端子に供給される。すなわち、共通入出力
端子には、Ｘ―DEC1、Ｙ―DEC2によつて選択さ
れたメモリセルにおける記憶データが出力され
る。 制御信号weのハイレベル及びのロウレベル
によつて、書き込みモードが指示される。この書
き込みモードにおいては、共通入出力端子を介し
て図示しない回路からデータ信号が供給されてい
る単位読み出し書き込み回路のうち、Ｙ―DEC2
によつて選択された１つのみが動作状態にされ
る。従つて、４本の共通ビツト線のうちの１本が
書き込むべきデータ信号に応じてほゞ接地電位レ
ベル又は適切な書き込み電圧レベルにされる。残
りの３本の共通ビツト線は、対応する単位読み出
し書き込み回路が選択されていないことによつて
ほゞ接地電位レベルにされる。 チツプ非選択モードでは、Ｙ―DEC2から出力
される選択信号K0ないしK3が前記のように非選
択レベルにされる。そのため、Ｒ／W0ないし
Ｒ／W7における単位読み出し書き込み回路はす
べて非動作状態にされる。 特に制限されないが、読み出し書き込み回路
は、チツプ非選択モードにおいてその入出力端子
をフローテイング状態にさせるような構成とされ
る。 制御回路CONT（以下、単にCONTと称す）
は、外部からのプログラム制御信号、チツ
プエネーブル信号、アウトプツトエネーブル
信号及び所定のレベルの書き込み電圧VPPを
受けることによつて次の表―１に示すような制御
信号等を形成する。
【表】
これらの制御信号によつて、書き込み／読み出
し動作の選択、及び書き込み中での、言い換えれ
ば高電圧印加状態での読み出し等の各動作モード
の制御が行なわれる。 第２図には、この発明に係るEPROM装置の具
体的一実施例の回路図が示されている。 MAR0は、32行及び256列に配置された256×32
個の不揮発性メモリ素子F11〜F25632を含んでい
る。 個々のメモリ素子は、後でその構造が更に明ら
かにされるが、フローテイングゲート電極及びコ
ントロールゲート電極を持つFAMOS（Floating
gate Avalanche injection Ｍ Ｏ Ｓ
transistor）から構成される。 これらのメモリ素子のうち、それぞれ同一例に
配置された32個ずつのメモリ素子のコントロール
ゲート電極はそれぞれのワード線W1〜W256に共
通に接続されている。 メモリアレイ回路MAR0には、ワード線W1と
W2，W3とW4のように、２つのワード線に対し
１本とされた基準電位線R1ないしR128が設けら
れている。これに応じて、１つの列に属する３２
個のメモリ素子のソース電極及びそれに隣接する
次の列に属する32個のメモリ素子のソース電極
は、１つの基準電位線に共通接続されている。 基準電位線R1ないしR128と回路の接地点との
間には、それぞれワード線に供給される信号によ
つてスイツチ制御されるスイツチMISFETS1な
いしS256が配置されている。 それぞれ同一行に配置された256個ずつのメモ
リ素子のドレイン電極はそれぞれビツト線B1〜
B32に共通に接続されている。 上記ビツト線B1〜B32は、CS0によつて４群に
分割されている。各ビツト線と共通ビツト線との
間には、スイツチMISFETが配置されている。
すなわち、ビツト線B1ないしB8と共通ビツト線
CB0との間には、それぞれ、Ｙ―DEC1によつて
形成された選択信号で制御されるスイツチ
MISFETQ11〜Q18が配置されている。 同様に、ビツト線B9〜B16，B17〜B24及びB25
〜B32と共通ビツト線CB1，CB2及びCB3との間に
はそれぞれ上記同様なスイツチMISFETQ21〜
Q28，Q31〜Q38及びQ41〜Q48が配置されている。
したがつて、Ｙ−DEC1によつて形成された１つ
の選択信号例えばBS1が選択レベルにされるとこ
れによつて、４本のビツト線、B1，B9，B17及び
B25がそれぞれ共通ビツト線CB0，CB1，CB2及び
CB3に同時に結合されることになる。 上記各コモンビツト線CB0ないしCB3は、読み
出し書き込み回路Ｒ／W0に結合されている。 読み出し書き込み回路Ｒ／W0は、図示のよう
に書き込み回路W0と読み出し回路R0とから構成
されている。 書き込み回路W0は、共通ビツト線CB0ないし
CB3に一対一に対応された４個の単位書き込み回
路W01ないしW04及び１個の入力回路W05から構
成されている。 入力回路W05は、図示のようにMISFETQ62な
いしQ70から構成されている。なお、特に制限さ
れないがMISFETQ65，Q69のようにソース・ド
レイン間に直線が付加されたような記号で示され
たMISFETはデイプレツシヨンモードとされ、
そうでないMISFETはエンハンスメントモード
とされる。 入力回路W05が図示のように構成されているこ
とによつて、その出力端子、すなわち、
MISFETQ70のドレインには、共通入出力端子
Ｉ／Ｏに供給される書き込みデータ信号の否定信
号と、書き込み制御信号weとの論理積に等しい
信号が出力される。 すなわち、入力回路W05からは、書き込み制御
信号weがハイレベルである場合、共通入出力端
子Ｉ／Ｏに供給されているデータ信号のハイレベ
ル又はロウレベルに応じて、ほゞ接地電位のロウ
レベル又はほゞ電源電圧VCCのハイレベルの信号
が出力され、書き込み制御信号weがロウレベル
である場合、共通入出力端子Ｉ／Ｏに供給されて
いるデータ信号にかかわらずにほゞ接地電位のロ
ウレベルの信号が出力される。 単位書き込み回路W01は、ドレインが端子VPP
に接続され、ソースが共通ビツト線CB0に接続さ
れたMISFETQ52、ゲート及びドレインが出力
MISFETQ52のゲートに接続されソースがツエナ
ーダイオードZDに接続されたレベルシフト用
MISFETQ51及びレベルシフト用MISFETQ51に
バイアス電流を供給するためのMISFETQ50を含
んでいる。 単位書き込み回路W01は、更に、出力
MISFETQ52をスイツチ制御するための
MISFETQ74、このMISFETQ74をスイツチ制御
するための論理ゲート回路を構成する
MISFETQ72、Q73及び負荷用MISFETQ71を含ん
でいる。 MISFETQ72のゲート電極には、Ｙ―DEC2か
ら出力される選択信号K0が供給され、
MISFETQ73のゲート電極には、入力回路W05か
ら出力される信号が供給される。 図示の回路において、出力MISFETQ52は、端
子VPPに供給される＋25ボルトのような高電圧に
対して、充分に余裕のあるドレイン耐圧を持つこ
とが必要とされる。 一般に、MISFETのドレイン耐圧は、良く知
られているように、ドレイン接合表面における空
乏層の延びがゲート電極から与えられる電界によ
つて制限されることに応じて比較的大きく制限さ
れる。 そこで、出力MISFETQ52は、特に制限されな
いが、スタツクドゲート構造にされる。その第１
番目のゲート電極は、前記のMISFETQ51のゲー
ト電極及びドレイン電極に接続され、そのドレイ
ン領域に近い第２番目のゲート電極は、図示のよ
うに端子VPPに接続される。 出力MISFETQ52は、必要に応じて、そのドレ
イン領域の周囲がゲート電極によつて囲まれてい
るいわゆるリングゲート構造にされる。 出力MISFETQ52の第１番目のゲート電極の下
のチヤンネル領域は、共通ビツト線に供給される
書き込み電圧レベルを適当に増加させるために、
必要に応じてデイプレツシヨンモードにされ、第
２番目のゲート電極の下のチヤンネル領域はエン
ハンスメントモードにされる。 デイプレツシヨンモードのチヤンネル領域は、
公知の不純物イオン打込み技術によつて形成する
ことができる。この場合、チヤンネル領域内に打
込まれる不純物量は、不純物拡散技術による場合
に比べて、著るしく高い精度をもつて決めること
ができる。 従つて、出力MISFETQ52の第１番目のゲート
電極によつて決められるしきい値電圧は、
MISFETQ51等のしきい値電圧から正確に所定値
だけずれたような値にされる。 バイアス用MISFETQ50は、MISFETQ52と同
様にスタツクドゲート構造にされる。 なお、MISFETQ52及びQ50は、それぞれ直列
接続された２つのMISFETに置き換えることが
できる。しかしながら、MISFETQ52及びQ50を
上記のようにスタツクドゲート構造にする場合に
は、それを比較的小型にすることができる。 この実施例において、定電圧ダイオードZD（以
下ツエナーダイオードとも称する。）の降伏電圧
は、メモリ素子のドレイン接合耐圧とほゞ等しい
値になるようにされ、かつメモリ素子のドレイン
接合耐圧のばらつきとほゞ等しいばらつきを持つ
ようにされる。 そのために、同時に形成される複数の素子の相
対的な特性ばらつきが比較的小さいという集積回
路製造技術上の良く知られた特徴が利用される。
すなわち、定電圧ダイオードZDを構成するため
の半導体領域は、後の説明によつても更に良く理
解できるように、メモリ素子を構成するための半
導体領域と同時に形成される。 定電圧ダイオードZDのバイアス電流は、例え
ばMISFETQ50及びQ51を介して端子VPPから供給
される。 レベルシフト用MISFETQ51は、そのドレイ
ン・ソース間にそのしきい値電圧とほゞ等しい電
圧が出力されるように構成される。 すなわち、今、MISFETQ50のサイズ比Ｗ／Ｌ
は（Ｗはチヤンネル幅、Ｌはチヤンネル長）をＡ
として、MISFETQ51のサイズ比Ｗ／ＬをＢとし
た場合、Ｂ≪Ａとされる。これによつて
MISFETQ50のしきい値電圧をVthD、
MISFETQ51のしきい値電圧をVthEとすると、レ
ベルシフト量V1は、次式(1)により求められるよ
うになる。 V1＝√VthD＋VthE≒VthE ……(1) 第２図に示された単位書き込み回路W01、入力
回路W05及びそれに関連する回路の動作は次のよ
うになる。 情報の書き込み時において、端子VPPには＋25
ボルトのような高電圧VPPが供給され、入力回路
W05のMISFETQ64，Q67及びQ68のゲート電極に
は電源電圧VCCにほゞ等しいようなレベルの書き
込み制御信号weが供給される。 このとき、Ｙ―DEC2から出力されている選択
信号K0が選択レベルすなわち電圧VCCにほゞ等し
いようなハイレベルにされているなら、これによ
つてMISFETQ78はオン状態にされる。 図示しない回路から共通入出力端子Ｉ／Ｏに供
給されているデータ信号がロウレベルであるな
ら、入力回路W05のMISFETQ70のドレインから
はハイレベル信号が出力され、これによつて
MISFETQ73はオン状態にされる。 直列接続されたMISFETQ72及びQ73が同時に
オン状態にされるので、MISFETQ74のゲート電
極にはほゞ回路の接地電位GNDに等しい電圧が
加えられる。その結果、MISFETQ74はオフ状態
にされる。 MISFETQ74がオフ状態にされることによつ
て、MISFETQ52のゲート電極には、ツエナーダ
イオードZDのツエナー電圧VZとMISFETQ51の
しきい値電圧VthEとの和VZ＋VthEにほゞ等しい電
圧が加えられる。 出力MISFETQ52は、そのしきい値電圧がVthD
であるとすると、そのソース電極の電位が（VZ
＋VthD）−（VthD）に増加されるまでの範囲すなわ
ちツエナー電圧VZに対してしきい値電圧差VthE
−VthDだけ高い電位に増加されるまでの範囲でオ
ン状態を維持する。 これに応じて、出力MISFETQ52のソース電極
から共通ビツト線CB0に、ツエナー電圧VZに近
い値の書き込み電圧が供給される。 共通ビツト線CB0に供給された書き込み電圧
は、カラムスイツチ回路CS0を介してビツト線B1
ないしB8のうち１つに供給される。 すなわち、選択すべきメモリ素子が例えばF11
である場合、ビツト線B1に書き込み電圧が供給
される。この場合、Ｘ―DECによつてワード線
駆動信号W1がほゞ電圧VPPのレベルの選択レベル
にされる。 ワード線駆動信号W1の選択レベルによつて、
メモリ素子F11及びそのソース電極と回路の接地
点GNDとの間に配置されているスイツチ
MISFETS1がオン状態にされる。その結果、メ
モリ素子F11に書き込み電流が流されることにな
る。 これによつてメモリ素子F11のしきい値電圧は、
情報読み出し時にＸ―DECから出力されるワー
ド線駆動信号W1の選択レベル例えば電圧VCCに
ほゞ等しい５ボルトのレベルよりも低い値から、
上記読み出し時の選択レベルよりも高い値に変化
させられる。 この実施例に従うと、カラムスイツチ回路CS0
におけるMISFETQ11のようなMISFETのソー
ス・ドレイン間オン抵抗、共通ビツト線に存在す
る抵抗、及び出力MISFETQ52のソース出力抵抗
などに書き込み電流が流されることによつて生ず
る電圧降下は、MISFETQ51とQ52のしきい値電
圧差VthE−VthDによつて実質的に相殺される。 この場合、MISFETQ51とQ52のそれぞれのし
きい値電圧は、これらのMISFETが同一半導体
基板上に実質的に同時に形成されることによつ
て、互いに実質的に同じ値だけばらつき及び変動
を生ずることになる。これに応じて、しきい値電
圧差VthE−VthDは、それぞれのMISFETのしきい
値電圧の絶対値的ばらつき及び変動によつては実
質的に影響されないことになる。出力
MISFETQ52のしきい値電圧の変化量が前記のよ
うにイオン打込み技術によつてチヤンネル領域に
導入された不純物量によつて決められるので、し
きい値電圧差VthE−VthDは、比較的正確に決める
ことができる。 従つて、上記の抵抗成分に生ずる電圧降下は、
MISFETのしきい値電圧のばらつきにかかわら
ずに充分に相殺され得る。 これに応じて、集積回路の特性ばらつき及び特
性変動にかかわらずに、ビツト線に、ツエナーダ
イオードZDのツエナー電圧VZに極めて近い値の
書き込み電圧を供給することができる。言い換え
ると、ビツト線に、メモリ素子のドレイン接合耐
圧に極めて近い値の書き込み電圧を供給すること
ができる。 ビツト線に供給される書き込み電圧が充分に上
昇させられる結果として、メモリ素子のフローテ
イングゲートには充分な量の情報電荷が注入され
ることになる。 なお、第２図に示された出力MISFETQ52は、
これをエンハンスメントモードに変更することが
できる。このようにした場合でも、ツエナーダイ
オードZDから出力される電圧VZによつて、ビツ
ト線に比較的良好なレベルの書き込み電圧を供給
することができる。しかしながら、このようにし
た場合、出力MISFETQ52がデプレツシヨンモー
ドにされている場合に比べて書き込み電圧が若干
低下されることによつてメモリ素子のフローテイ
ングゲートに注入される情報電荷が減少されるこ
とに注意しなければならない。 第２図の回路において、ビツト線B1に上記の
ように書き込み電圧が供給された場合、その書き
込み電圧が比較的大きい値であることによつて、
メモリ素子F21ないしF2561のフローテイングゲー
トの電位がそれぞれのフローテイングゲートとそ
れぞれのドレイン電極との間の寄生容量を介して
無視し得ないレベルにまで上昇させられてしまう
ことになる。その結果、もしもスイツチ
MISFETS1ないしS256が省略されていると、非選
択のメモリ素子F21ないしF2561は、ワード線駆動
信号W2ないしW256が非選択レベルにされている
にもかかわらずに実質的にオン状態にされてしま
う。なお、オン状態のスイツチMISFETS1のソ
ース・ドレイン間には、選択されたメモリ素子
F11を介して書き込み電流が流されることによつ
て電圧が現われる。メモリ素子F21は、ソース電
極にスイツチMISFETS1のドレイン電圧が供給
されることによつて、比較的小さいリーク電流を
生ずるかもしくは実質的にオフ状態に維持され
る。 この実施例において、メモリ素子F31ないし
F256のソース電極と回路の接地点GNDとの間に
配置されているスイツチMISFETS3ないしS256
は、ワード線駆動信号W3ないしW256が非選択レ
ベルにされていることによつてオフ状態にされて
いる。 従つて、上記のようにメモリ素子F31ないし
F256が実質的にオン状態にされてしまうのにかか
わらずに、ビツト線B1と回路の接地点GNDとの
間にチヤンネルリーク電流が流されてしまうのを
ほゞ完全に防止することができる。 スイツチMISFETS1ないしS256の省略によつて
メモリ素子F31ないしF256のそれぞれによつてチ
ヤンネルリーク電流が流されてしまうような場
合、それぞれのチヤンネルリーク電流が小さくて
も全体として大きいリーク電流が流れてしまう
が、この実施例に従うとリーク電流を実質的に無
視し得る程度の値に減少させることができる。 メモリアレイに流れるリーク電流が実質的に無
視し得る程度に減少されることに応じて、書き込
み回路の電流出力能力を低下させることができ
る。言い換えれば、出力MISFETQ52等のサイズ
を小さくすることができる。またリーク電流のば
らつき及び変動を考慮することなく書き込み回路
から出力させるべき書き込み電流を設定すること
ができ、したがつて、また製品歩留りの向上を図
ることができる。 なお、第２図のようにワード線と対応するよう
な基準電位線を設けるかわりに、例えば１つのビ
ツト線に属する複数のメモリ素子のソースを共通
抵抗を介して回路の接地点に接続することができ
る。この場合、共通抵抗には１つの選択されたメ
モリ素子に流される書き込み電流によつて電圧が
形成される。この共通抵抗に生ずる電圧は、非選
択のメモリ素子のソースに供給される。非選択の
メモリ素子は、そのソース電位が上昇されること
によつてオフ状態にされる。すなわち、このよう
にすることによつても、リーク電流の発生を防止
することができる。 しかしながら、この場合、次の点に注意しなけ
ればならない。すなわち、非選択のメモリ素子に
おけるリーク電流を防止するために、共通抵抗の
抵抗値を比較的大きい値にしなければならない。
高抵抗値の共通抵抗には、書き込み電流によつて
比較的大きい電圧降下が生ずる。この電圧は、選
択すべきメモリ素子のソースにも供給される。こ
れに応じて選択すべきメモリ素子の書き込み電流
が減小され、情報の書き込み効率が低下させられ
てしまうことになる。 第２図のようなスイツチMISFETは、充分に
低いオン抵抗値を持つような構造にすることが可
能である。従つて、選択すべきメモリ素子への情
報の書き込み効率は、スイツチMISFETによつ
ては実質的に制限されない。 第２図に示された回路において、共通入出力端
子Ｉ／Ｏにハイレベルのデータ信号が供給されて
いる場合、入力回路W05の出力信号はほゞ接地電
位のロウレベルにされ、MISFETQ73はオフ状態
にされる。 MISFETQ73のオフ状態に応じてMISFETQ74
はオン状態にされる。 MISFETQ52のゲート電極は、MISFETQ73に
よつてほゞ回路の接地電位GNDにされる。 この場合、共通ビツト線CB0には、
MISFETQ52を介して比較的小さい値の電圧が供
給されるにすぎない。 従つて、選択されたメモリ素子F11のフローテ
イングゲートには、電荷は注入されない。 Ｙ―DEC2から出力される選択信号K0が非選択
レベルにされている場合、及び書き込み制御信号
weがロウレベルにされている場合、これに応じ
てMISFETQ72及びQ73の少なくとも一方がオフ
状態にされるので、MISFETQ74は同様にオン状
態にされる。 単位書き込み回路W02ないしW04は、図示のよ
うに単位書き込み回路W01と同じ構成にされてい
る。 特に制限されないが、この実施例においては、
単位書き込み回路W01ないしW04に対して共通の
１個のツエナーダイオードZDが設けられる。 第２図に示された構成によると、ツエナーダイ
オードZDのバイアス電流は、単位書き込み回路
W01ないしW04のうちの１つを介して供給される
ことになる。例えば、バイアス電流は、
MISFETQ74がオフ状態にされることによつて
MISFETQ50及びQ51を介して供給される。この
場合、MISFETQ54，Q57及びQ60のドレイン電極
は、それぞれMISFETQ78，Q82及びQ86によつて
回路の接地電位にされるので実質的にソース電極
として作用する。従つてMISFETQ54，Q57及び
Q60はオフ状態にされる。MISFETQ54，Q57及び
Q60がオフ状態にされるので、ツエナーダイオー
ドZDには正常なバイアス電流が供給される。 この実施例においては、読み出し回路R0は、
共通ビツト線CB0ないしCB3に一対一に対応され
たセンスアンプSA0ないしSA3及び出力バツフア
回路OUTから構成される。 センスアンプSA0ないしSA3は、Ｙ―DEC2か
ら出力される選択信号K0ないしK3によつて選択
的に動作させられる。 出力バツフア回路OUTは、選択された１つの
センスアンプの出力信号に対応したレベルの信号
を共通入出力端子Ｉ／Ｏに出力する。 なお、出力バツフア回路OUTの出力端子は、
チツプ非選択時のように制御信号CSがロウレベ
ルにされることによつて、フローテイング状態に
される。 第３図には、センスアンプSA0及びそれに関連
する回路の具体的回路が示されている。 この第３図においては、コモンビツト線CB0
は、増幅MISFETQ99のソース電極及び定電流用
MISFETQ101のドレイン電極に接続されている。
このMISFETQ99のゲートは、所定のバイアス電
圧を形成するように電源端子と回路の接地点との
間に直列接続されたMISFETQ96及びQ97の共通
接続点に接続されている。 コモンビツト線CB0は、また、ゲートが
MISFETQ96とQ97の共通接続点に接続されドレ
インが電源端子に接続されたMISFETQ98のソー
ス電極に接続されている。 従つて、情報の読み出し時において、Ｘ―
DEC及びＹ―DEC1によつて選択された１つのメ
モリ素子には、センス回路SA0における
MISFETQ98を介してバイアス電圧が与えられ
る。 選択されたメモリ素子は、以前に書き込まれた
情報に従つて前記のようにワード線駆動信号の選
択レベルよりも高いしきい値電圧か又は低いしき
い値電圧を持つ。 選択されたメモリ素子がワード線駆動信号の選
択レベルにかかわらずにオフ状態にされている場
合、コモンビツト線CB0は、MISFETQ98によつ
て比較的ハイレベルにされる。 選択されたメモリ素子がワード線駆動信号の選
択レベルによつてオン状態にされている場合、コ
モンビツト線CB0は、比較的ロウレベルにされ
る。 この場合、コモンビツト線CB0のハイレベル
は、MISFETQ98のゲート電圧が比較的低くされ
ていることによつて比較的低いレベルにされる。 コモンビツト線CB0のロウレベルは、
MISFETQ98及びQ99とメモリ素子との寸法比等
を適当に設定することによつて比較的高いレベル
にされる。 このようにコモンビツト線CB0のハイレベルと
ロウレベルとを制御すると、このコモンビツト線
CB0等に信号変化速度を制限する浮遊容量等の容
量が存在するにかかわらずに、読み出しの高速化
を図ることができる。すなわち、複数のメモリ素
子からのデータを次々に読み出すような場合にお
いてコモンビツト線CB0の一方のレベルが他方の
レベルへ変化させられるまでの時間を短くするこ
とができる。 増幅MISFETQ99は、そのゲートに一定のバイ
アス電圧が印加され、そのソースにコモンビツト
線CB0から読み出し信号が印加されるので、負荷
用MISFETQ100とともにゲート接地型の増幅回
路を構成している。MISFETQ99のドレインに出
力される増幅出力信号は、一方の差動
MISFETQ90のゲートに印加される。 他方の差動MISFETQ91のゲートには、次の基
準電圧発生回路で形成された基準電圧Vrefが印加
される。 基準電圧発生回路は、ダミーメモリ素子Ｆを含
んでいる。このダミーメモリ素子Ｆのゲートは、
所定の中間値電圧を形成するように電源端子と回
路の接地点との間に直列接続された
MISFETQ104とQ105の共通接続点に接続されてい
る。 ダミーメモリ素子Ｆのドレイン電極には、カラ
ムスイツチ回路のMISFETと対応されるような
ダミー用のMISFETQ106が接続されている。 MISFETQ96ないしQ101によつて構成される回
路と同一の回路がMISFETQ102，Q103及びQ107な
いしQ110によつて構成されている。 ダミーメモリ素子ＦとMISFETQ106は、図示
のようにMISFETQ107及びQ108のソース電極及び
定電流用MISFETQ110のドレインに接続されて
いる。 MISFETQ108のソース電極には、ダミーメモ
リ素子ＦとMISFETQ106とによつて、コモンビ
ツト線CB0のハイレベルとロウレベルの中間の値
の電位が与えられる。 その結果、増幅MISFETQ108のドレインには、
MISFETQ99のドレインに出力される読み出しハ
イレベルとロウレベルの中間レベルの基準電圧
Vrefが出力されることになる。 この形式の基準電圧発生回路は、それが
MISFETQ96ないしQ101、カラムスイツチ回路及
びメモリ素子によつて構成される回路と類似の構
成にされるので、MISFETのしきい値電圧の変
動などにかかわらずに良好なレベルの基準電圧
Vrefを出力する。 上記差動MISFETQ90，Q91の共通ソースには、
定電流素子としてのMISFETQ92及びセンスアン
プ選択のためにゲート電極にＹ―DEC2からの選
択信号K0が供給されるMISFETQ93が設けられて
いる。 一方、差動MISFETQ90，Q91のドレインには、
それぞれ負荷MISFETQ94，Q95が設けられてい
る。この差動増幅回路の増幅出力信号は、ラツチ
回路LCを通して出力バツフア回路OUTに伝えら
れる。 このラツチ回路LCは、選択信号K0が印加さ
れ、センスアンプSA0とともに選択される。 ラツチ回路LCは、信号K0によつて選択された
ときの出力端子に上記差動増幅回路から出力され
る信号と対応した信号を出力するように構成され
る。また、信号K0によつて選択されていないと
きにその出力端子をフローテイング状態にさせる
ように構成される。 従つて、出力バツフア回路OUTの入力端子に
は、センスアンプSA0ないしSA3のうちの選択信
号K0ないしK3によつて選択された１つのセンス
アンプの出力信号のみが供給されることになる。 第４図、第５図には、それぞれ第２図に示され
た書き込み出力回路にかえることができる他の一
実施例の書き込み回路が示されている。 これらの実施例の回路では、いずれも
MISFETQ111ないしQ114によつて構成された出力
回路が設けられる。出力回路の前段には書き込み
制御信号weと書き込みデータ及び選択信号とが
供給される適当な論理ゲート回路が設けられる。
出力回路の出力端子N1及びN2には書き込み時に
おいて、共通入出力端子に供給されているデータ
が“０”すなわちロウレベルであればほゞVPPレ
ベルの信号が出力される。出力回路の出力端子
N2と対応するコモンビツト線（例えばCB0）と
の間には、MISFETQ116が設けられている。出
力端子N1には、電流クランプ用のMISFETQ115
を介して前記実施例と同様なツエナーダイオード
ZDが接続されている。MISFETQ116のゲートは
直接又はレベルシフト用MISFETQ115′を介して
ツエナーダイオードZDに接続されている。従つ
てコモンビツト線CB0の電圧は、MISFETQ116に
よつて決められる。 第４図の実施例回路では、クランプ用の
MISFETQ116のゲートに直接にツエナー電圧が
印加される。これに応じてコモンビツト線CB0の
電圧は、MISFETQ116のしきい値電圧分だけ低
下する。したがつて、不揮発性メモリ素子F11に
おいて、アバランシユ降伏が生じることがない。
この実施例の回路に従うと書き込み時にメモリ素
子F11のドレインに加えられる電圧が比較的定下
する。従つて、比較的速い書き込み速度が必要と
される場合は適当でない。 第５図の実施例の回路においては前記第２図の
実施例と同様にレベルシフト用の
MISFETQ115′が設けられている。 従つて、第５図の回路に従うと、第２図の実施
例回路と同様に、MISFETQ116のゲートに加え
られる電圧はツエナーダイオードZDの電圧に対
し略MISFETQ115′のしきい値電圧VthEだけレベ
ルアツプされる。その結果、第２図の実施例回路
と同様にコモンビツト線の電位を略ツエナー電圧
に設定することができる。 これにより、ビツト線に加えられる書き込み電
圧を不揮発性メモリ素子でのアバランシユ降伏を
防止するのに必要で、かつ最大電圧付近に精度良
く設定することができる。したがつて、不揮発性
メモリ素子に対して高速書き込み動作を行なわせ
ることができる。 このように、書き込み回路にての電圧クランプ
を行なう回路は、種々変形できるものである。 そして、クランプ電圧を規定するための定電圧
素子としては、前記のように不揮発性メモリ素子
の半導体領域の形成と同時に形成される半導体領
域を利用することが便利であるが、これに限定さ
れず、各種の定電圧回路を利用するものであつて
もよい。 メモリ素子F11等は、高速書き込み化のために、
第６Ａ図〜第６Ｃ図に示されたような構造にされ
る。第６Ａ図は、パターン図、第６Ｂ図は、その
Ｂ―B′断面図、第６Ｃ図は、そのＡ―A′断面図
である。 第６Ａ図ないし第６Ｃ図において、１は、導電
型決定不純物が例えば105atoms／cm3とされたｐ
型Si（シリコン）単結晶より成る半導体基板であ
る。この基板１の―主表面には厚いフイルド
SiO2（シリコン酸化物）膜２が形成されており、
このフイルドSiO2膜２に囲まれるような部分が
アクテイブ領域とされる。このアクテイブ領域を
構成する基板表面には薄いゲートSiO2膜３が形
成されている。このゲートSiO2膜３の上に第１
層目の導体ポリSi層から成るフローテイングゲー
トFGが形成されている。フローテイングゲート
電極FGの上には層間絶縁膜５ａを介して実質的
にワード線を形成する第２の導体ポリSi層からな
るコントロールゲート電極CGが形成されている。 特に制限されないが、フローテイングゲート
FGは、コントロールゲートCGと同じ幅にされ、
かつフイールドSiO2膜２上にまで延長される。
第６Ａ図においては、破線Ed1及びEd2によつてフ
ローテイングゲートFGの端部が示されている。 半導体基板１の、フイールドSiO2膜２及びゲ
ート電極によつて囲まれていない表面には、比較
的高濃度にｎ型不純物が導入されたことによつて
形成されたn+型半導体領域R1，４S1，４D，４S2が
形成されている。 n+型半導体領域４S1は、１つの不揮発性メモリ
素子のソース領域とされる。第６Ａ図のように図
面の横方向に延長されたn+型半導体領域R1は基
準電位線を構成する領域とされる。 ソース領域４S1と配線領域R1とは、図面に示さ
れているように一体的に形成されている。 n+型半導体領域４S2は、同様に他の１つの不揮
発性メモリ素子のソース領域とされ、n+型半導
体領域R2は配線領域とされている。 n+型半導体領域４Dは、一対の不揮発性メモリ
素子の共通ドレイン領域とされる。 コントロールゲート電極CGの上には、これと
直交するように層間絶縁膜５ｂを介して、ビツト
線を形成する、例えば蒸着アルミニウム層からな
る配線層６が形成されている。 配線層６は、コンタクト部CNTにおいてドレ
イン領域４ｄにオーミツク接触されている。 第６ｃ図に示すようにフイールドSiO2膜２の
直下の半導体規板１の表面には、この基板と同じ
導電型とされかつ高不純物濃度とされたp+型領
域７がチヤンネルストツパーとして形成されてい
る。さらに、半導体不揮発性メモリ素子のチヤン
ネル部のフイールドSiO2膜２に近い部分には、
必要に応じてより高不純物濃度にされたp++型領
域７ａが形成されている。 このような構造の不揮発性メモリ素子によれ
ば、例えばドレイン領域４Dに書き込み電圧が加
えられ、かつコントロールゲートCG1に選択レベ
ルのワード線駆動信号が加えられたとき、ドレイ
ン領域４Dとp++型領域７ａとの間の接合部分から
p++型領域７ａに拡がるべき空乏層の拡がりが制
限されることになり、これに応じてドレイン電界
が強められることになる。強いドレイン電界によ
つてチヤンネル電流を形成する電子がより加速さ
れることになる。これに応じて、電子が半導体結
晶格子に衝突した際に生成される電子―正孔対に
大きなエネルギーが与えられることになる。言い
換えるとホツトエレクトロン（電子）の発生効率
が良くなり書き込み速度が大幅に向上する。 なお、不揮発性メモリ素子において、コントロ
ールゲートCGに対するしきい値電圧は、周知の
ように、ゲートSiO2膜３を介してそのフローテ
イングゲートFGに電子が注入された場合には、
これに応じてフローテイングゲートFGが負の電
位にされるため、７ボルト程度のような比較的大
きい値にされる。これに対しフローテイングゲー
トFGに電子が注入されていない場合には、コン
トロールゲートCGに印加する電圧に対しするし
きい値電圧は２ボルト程度のような比較的低い値
にされる。 したがつて、読み出し時においてワード線駆動
信号の選択レベル、すなわちコントロールゲート
CGに加えられる信号のレベルを５ボルトのよう
に、メモリ素子の高しきい値電圧と低しきい値電
圧との中間の値にすると、メモリ素子は上記フロ
ーテイングゲートFGに予め電子が注入されてい
るかどうかに応じてオン状態又はオフ状態にされ
る。そのため、読み出しを行なうことができる。 上述のような不揮発性メモリ素子は、特に制限
されないが、次に説明するような製造方法に従つ
て得ることができる。なお、第７図ａ〜ｆには、
各製造工程における半導体基板の断面図が示され
ている。従つて、以下第７図ａ〜ｆを用いて実施
例の製造方法を説明する。 第７図の左半部の部分は不揮発性メモリ素
子を示し、右半分の部分は周辺回路を構成する
ためのMISFETを示している。 (a) 先ず、主面が（100）面と平行にされ厚さ約
200μmとされた比抵抗約20Ωcmの単結晶ｐ型シ
リコンからなる半導体基板１を用意する。 後で形成する窒化シリコン膜によつて基板１
の表面に結晶欠陥が誘起されないようにするた
めに、公知の熱酸化技術によつて、基板１の表
面に厚さ数百Åのような薄い熱酸化SiO2膜
３′を形成する。 次いで、シランガス及びアンモニアガスを使
用するような公知の化学蒸着技術によつて、
SiO2膜３′上に厚さ約1400Åの窒化シリコン
（Si3N4）膜８を形成する。 Si3N4膜８上にエツチングマスクとするため
のホトレジスト膜（図示しない）を形成し、次
いでこのホトレジスト膜を選択露光し現像す
る。その結果、基板１のアクテイブ領域とすべ
き部分上にホトレジスト膜が残されることにな
る。 次いで、残されたホトレジスト膜をエツチン
グマスクとして、Si3N4膜８をエツチング除去
する。なお、Si3N4膜８のエツチングのため
に、フレオンガスを反応ガスとして使用するよ
うなプラズマエツチング法を使用することがで
きる。 上記ホトレジスト膜を除去した後、基板１上
に新たにホトレジスト膜９を形成する。 Si3N4膜８とホトレジスト膜９との組合せに
よつて第６Ａ図ないし第６Ｃ図に示されたよう
なp++型領域７ａを形成するための窓を形成す
るように、ホトレジスト膜９を選択露光、現像
する。 残されたホトレジスト膜８及びSi3N4膜８を
イオン打込みマスクとして、第７図ａに示され
たように、SiO2膜３′を介して基板１の表面に
ｐ型不純物がイオン打込み技術によつて導入さ
れる。 この場合、特に制限されないが、不純物イオ
ンとしてBF2 +（フツ化ボロン）が使用される。
この不純物イオンは、75KeVのようなエネル
ギーが与えられ、基板１の表面に約
1014atoms／cm2のような濃度で打込まれる。 なお、不純物イオンとしてのBF2は、その質
量がＢ（ボロン）のような不純物の質量に比べ
て大きい（BF2質量49、Ｂ質量11）ので、
Si3N4膜８及びその下のSiO2膜３′を透過しに
くい。従つて、Si3N4膜８が上記のような比較
的薄い厚さにされてもSi3N4膜８の下の基板１
の表面には不純物は導入されない。 (b) 次にホトレジスト膜９を除去した後、基板１
を窒素ガスのような不活性ガス雰囲気中におい
て例えば1100℃の温度でアニール処理する。こ
のアニール処理によつて、基板１の表面に導入
された不純物は引伸し拡散される。その結果、
Si3N4膜８下の基板表面に延在されたような
p++型領域７ａが形成される。上記のアニール
処理の後、Si3N4膜８をマスクとして基板１の
表面の全面に２回目のBF2イオンを例えば
75KeV、２×1013atoms／cm2となるような条件
で打込む。基板１の表面には、この２回目のイ
オン打込みによつて、チヤンネルストツパーと
してのp+層７を形成するための不純物が導入
される。 なお、不純物イオンの打込みは、次のように
変更されてもよい。 先ず、SiO2膜３′上に形成されたSi3N4膜８
上にホトレジスト膜を塗布しする。露光現像に
より、p++層７ａを形成すべき部分上のホトレ
ジスト膜を除去する。ホトレジスト膜をマスク
としてSi3N4膜を選択的にエツチング除去す
る。 残されたSi3N4膜８及びその上のホトレジス
ト膜をイオン打込みマスクとして基板１の表面
に第１回目のｐ型不純物イオンを打込む。 ホトレジスト膜を除去した後、基板１を前記
と同様にアニール処理する。 再び基板の全面にホトレジスト膜９を塗布す
る。アクテイブ領域とすべき部分上に残るよう
にホトレジスト膜９を選択露光現像する。 残されたホトレジスト膜９をエツチングマス
クとしてSi3N4膜８を選択エツチング除去す
る。 残されたホトレジスト膜９及びSi3N4膜８を
イオン打込みマスクとして基板１の表面に第２
回目のｐ型不純物イオンを打込む。 このように変更した場合、第１回目のイオン
打込みにおいて、基板１のイオン打込みされる
べきでない表面は、積層のSi3N4膜８とホトレ
ジスト膜とによつて覆われており、また第２回
目のイオン打込みにおいて基板１のイオン打込
みされるべきでない表面、特に最終的に電界効
果素子のチヤンネル領域とされるべき表面は同
様に積層のSi3N4膜８とホトレジスト膜９とに
よつて覆われていることになる。 その結果、最終的に電界効果素子のチヤンネ
ル領域とされるべき基板１の表面部分に不純物
イオンが不所望に導入されてしまうことを充分
に避けることができる。 (c) ２回目の不純物イオンの打込みの後、基板１
を例えば水蒸気を含む酸素雰囲気中において約
1000℃に加熱することによつて、その基板１の
表面に厚さ約1μmのように比較的厚くされたフ
イールド酸化膜２を形成する。この場合、
Si3N4膜８が耐酸化マスクとして作用するの
で、第７図ｃに示されたように、Si3N4膜８に
よつて覆われている基板１の表面にはフイード
酸化膜２は形成されない。この酸化のための熱
処理においては、基板表面に予めイオン打込み
によつて導入されていたｐ型不純物が基板中に
拡散されることになる。これに応じてメモリ素
子形成領域に近いフイールド酸化膜２の下で
n++型領域７ａが深く伸ばされることになる。
このp++型領域７ａの一部はアクテイブ領域
（Si3N4膜８下）へ延在することになる。また
同時に、フイールド酸化膜２の下においてチヤ
ンネルストツパーとしての低濃度のp+型領域
７が形成される。なお前記のように第２回目の
不純物イオン打込みによつて導入されるｐ型不
純物が比較的低濃度であるので、p+型領域７
はアクテイブ領域へはほとんど伸びない。 なお、上記のような製造方法に従うと、フイ
ールドSiO2膜２とp++型領域７ａとの間の自己
整合ができるとともに極めて精度良く小寸法の
メモリセルを歩留り良く製造することができ、
かつ、メモリ部と周辺部のSi3N4膜の加工を一
度に行なえるためにマスクの合せずれを考虜す
る必要がない。 (d) フイールド酸化後、加熱リン酸を使用するよ
うな公知のエツチング法によつてSi3N4膜８を
エツチング除去する。 必要に応じて、SiO2膜３′をウオツシユアウ
ト法のような方法によつて除去した後、露出し
ている基板１の表面に熱酸化法によつて厚さ約
400Åのような薄いSiO2膜（図示しない）を形
成する。 基板１の表面全面にホトレジスト膜を再び塗
布する。後でデイプレツシヨンモードの電界効
果トランジスタのチヤンネル領域とすべき部分
が露出するようにホトレジスト膜を選択露光現
像する。 ホトレジスト膜及びフイールド酸化膜２をイ
オン打込みマスクとして、基板１の表面に、ｎ
型不純物としてのAs（砒素）イオンを、例えば
150KeV、３×1012atoms／cm2となるような条
件で打込む。 ホトレジスト膜を除去した後、薄いSiO2膜
を除去する。 基板１を酸素雰囲気中に例えば1000℃に加熱
することによつて、基板１の露出表面に厚さ約
500ÅのゲートSiO2膜３を形成する。 なお、例えば25ボルト系の周辺回路において
比較的高いしきい値電圧の絶縁ゲート型電界効
果トランジスタが必要とされるような場合は、
上記のゲートSiO2膜の形成の前に熱酸化法に
よつて例えば800Åのような比較的厚いゲート
SiO2膜を形成し、次いで基板１の表面部分か
らこの比較的厚いゲートSiO2膜を選択的に除
去した後に、上記の比較的薄いゲートSiO2膜
を形成することができる。 上記のゲートSiO2膜の形成の後、例えばエ
ンハンスメント型トランジスタのしきい値電圧
を所望の値に制御する必要が有るなら、
70KeVのようなエネルギーが与えられたポロ
ンイオンを、ゲータSiO2膜３を介して基板表
面に導入することができる。 上記のゲートSiO2膜３を形成した後、メモ
リトランジスタのフローテイングゲート電極、
周辺トランジスタのゲート電極及び必要な配線
層を形成するために、基板１の表面上に厚さ約
3500Åの多結晶Si層１０をCVD（Chemical
Vapour Deposition）法により形成する。次
に、この多結晶Si層１０上にホトレジスト膜
９′を形成し、このホトレジスト膜９′を選択露
光、現像する。残されたホトレジスト膜９′を
マスクとして第７図ｄに示されたように多結晶
Si層１０を選択的にエツチング（パターンニン
グ）することによつて、メモリトランジスタの
フローテイングゲートFGと周辺トランジスタ
のゲート電極Ｇ及び必要な配線を形成する。 (e) ホトレジスト膜９′を除去した後に多結晶Si
層にイオン打込み法によつてＰ（リン）イオン
を打込む。これによつてゲート電極FG，Ｇ及
び配線等とされる多結晶Si層は、ｎ型にされ、
かつ低抵抗特性をもつようにされる。 しかる後、第７図ｅに示されているようにゲ
ート電極FG，Ｇ及び配線層のそれぞれの表面
に厚さ約800ÅのSiO2膜５ａを形成させるよう
に基板１を酸化性雰囲気中で加熱する。 これらのSiO2膜５ａは、層間絶縁膜として
の役目を果すものである。 (f) 上記(e)工程が行なわれた状態の基板表面上に
厚さ約3500Åの第２層目の多結晶Si層CG層
CVD法により形成する。次いで、第２層目の
多結晶Si層CGの表面に導電決定不純物として
リンを適当な不純物デイポジシヨン法によつて
導入する。 しかる後、基板１の表面にホトレジスト膜を
形成する。特に制限されないが、この実施例に
おいて、メモリ素子におけるフローテイングゲ
ートFGの幅は、コントロールゲートCGの幅と
同一になるようにされる。そのために、上記の
ホトレジスト膜は、メモリアレイ部におけるコ
ントロールゲート及びワード線のパターンを決
めるように選択露光現像される。従つて、上記
の露光、現像によつて、ホトレジスト膜はメモ
リアレイとすべき部分以外においてほゞ全面的
に残される。 上記の露光、現像の後、残されたホトレジスト
膜をエツチングマスクとして２層目の多結晶Si層
を選択エツチ除去する。 残された多結晶Si層CGをマスクとして１層目
の多結晶Si層FGの表面のSiO2膜５ａをエツチン
グ除去し、次いで第２層目の多結晶Si層CG及び
SiO2膜５ａをマスクとして第１層目の多結晶Si
層FGをエツチング除去する。このエツチングに
よつて第１層目の多結晶Si層FGは、その幅が第
２層目の多結晶Si層CGの幅によつて決められる
ようになる。 ホトレジスト膜を除去した後、基板１の表面に
新らたにホトレジスト膜を形成する。 この新らたに形成されたホトレジスト膜は、周
辺回路の構成する絶縁ゲート電界効果トランジス
タのゲート電極上のような不要な第２層目の多結
晶Si層部分を除去するパターンをもつて選択露
光、現像される。 なお、第２層目の多結晶Si層は、周辺回路を構
成するスタツクドゲート型トランジスタにおける
第２番目のゲート電極としても利用される。従つ
て、上記の新らたなホトレジスト膜は、スタツク
ドゲート型トランジスタの第２番目のゲート電極
とすべき部分上にも残される。 上記ホトレジスト膜をエツチングマスクとし
て、第２層目の多結晶Si層を選択的にエツチング
除去する。 次に、上記のホトレジスト膜を除去する。この
ホトレジスト膜が除去された段階においては、基
板１の表面のうち、フイールド酸化膜２、及び第
１層目及び第２層目の多結晶Si層によつて覆われ
ていない表面部分すなわちトランジスタのソー
ス、ドレイン領域を形成すべき表面部分及び半導
体配線領域を形成すべき表面部分には、比較的薄
いSiO2膜のみが残されることになる。 上記の比較的薄いSiO2膜は、必要に応じてウ
オツシユアウト法のようなエツチング方法によつ
て除去される。次いで露出されている基板１の表
面には、熱酸化法によつて約350Åの厚さのSiO2
膜が形成される。なお、上記の熱酸化によつて、
第１層目及び第２層目の多結晶Si層の露出表面に
もSiO2膜が形成される。 次に、フイールド酸化膜２及び多結晶Si層をイ
オン打込みマスクとして、基板１の表面に、例え
ば深さ1μm、濃度1016atome／cm2となるようにリ
ンイオンを導入する。 その結果、基板１の表面に、トランジスタのｎ
型ソース、ドレイン領域及び半導体配線領域が形
成されることになる。 次に、必要に応じて基板１を、例えば酸化雰囲
気中、800℃のような比較的低い温度で加熱する
ことによつて多結晶Si層の露出表面に絶縁膜５ｂ
等を形成する。ここまでが、同図ｆに示されてい
る。 この後は、電極取り出しのためホトレジスト膜
をマスクとしてソース、ドレイン領域上のSiO2
膜を選択的にエツチ除去する。 次に、ホトレジスト膜を除去した後、基板表面
に厚さ約8000ÅのようなPSG（リン・シリケー
ト・ガラス）膜を形成する。そして、ホトレジス
ト膜をマスクとしてこのPSG膜を選択的にエツ
チングしてコンタクトホールを形成する。 ホトレジスト膜を除去した後、Al（アルミニウ
ム）を基板上に蒸着し、このAl層をパターンニ
ングすることにより配線層を形成する。このアル
ミニウム配線６は、例えば第６Ｂ図、第６Ｃ図に
示されている。 上記構成の不揮発性メモリ素子では、p++型領
域７ａがドレイン領域４Dと接しているため、pn
接合降伏が比較的低い書き込み電圧の下で生じ
る。 したがつて、ビツト線に加える書き込み電圧
は、その値が比較的低い値に制限されなければな
らない。 １つの選択されたビツト線、例えば第２図の
B1のようなビツト線にメモリ素子のドレイン耐
圧を越える書き込み電圧が供給されると、このビ
ツト線B1に属する複数のメモリ素子F12〜F1256の
ドレイン接合はそれぞれアバランシユ降伏するこ
とになる。このようにアバランシユ降伏が生じた
場合、このアバランシユ降伏で生じた正孔がメモ
リ素子のフローテイングゲートに注入され、再書
き込み効率が劣化する。 この発明に従うと、メモリ素子のドレインに加
えられる書き込み電圧は、メモリ素子のドレイン
接合の耐圧とほゞ等しい降伏電圧を持つ定電圧ダ
イオードによつて形成される。 定電圧ダイオードは、集積回路製造技術によつ
て、複数のメモリ素子、周辺回路を構成するため
のトランジスタとともに、１つの半導体基板上に
形成される。 定電圧ダイオードは、その接合の降伏動作によ
つて基板中に注入されるキヤリヤがメモリ素子に
悪影響を与えないようにするために、半導体チツ
プ周辺部の適当な部分に形成される。 この発明に従うと、メモリ素子とともに半導体
基板上に形成することができる適切な構造の定電
圧ダイオードを得ることができる。 第８Ａ図にはそのような定電圧ダイオードの断
面が示されており、第８Ｂ図には平面が示されて
いる。 定電圧ダイオードは、図示のようにn+型半導
体領域４ａとp++型領域７ａとによつて構成され
る。カソードとしてのn+型半導体領域４ａには、
SiO2膜３に設けられた開孔部を介して蒸着アル
ミニウム層のような電極及び配線Ｋが非整流接触
されている。図示しないが、この配線Ｋは、フイ
ールド酸化膜２上に延長され、第２図に示された
ようなトランジスタQ51などのソースに接続され
る。 特に制限されないが、半導体基板１の下面側に
金のような電極BEが設けられている。定電圧ダ
イオードのアノード電極は、この電極BEによつ
て構成される。 半導体領域７ａは前記の第６Ａ図ないし第６Ｃ
図及び第７図のp++型領域７ａと同時に形成さ
れ、半導体領域４ａは、同様に不揮発性メモリ素
子のソース、ドレイン領域４S1，４S2，４Dと同時
に形成される。 なお、第８Ａ図及び第８Ｂ図においては、定電
圧ダイオードの動作によつて基板１中に注入され
たキヤリアが、不揮発性メモリ素子に悪影響を与
えることがないようにさせるために、n+型領域
４ａの囲りには、これを囲むようにn+型領域４
ｂが形成されている。 基板１中に注入されたキヤリヤは、n+型領域
４ｂの外側に広がりにくくなる。 n+型領域４ｂは、図面では回路の接地電位に
維持されるように示されている。しかしながら、
n+型領域４ｂは、回路の電源電圧VCCのレベルに
されても良い。 この実施例に従うと、不揮発性メモリ素子での
p++−n+接合とツエナーダイオードZDのp++−n+
接合とが同一の工程で形成されるため製造プロセ
スのバラツキに追従して両者の降伏電圧が等しく
なる。そのために、不揮発性メモリ素子でのアバ
ランシユ降伏を精度良く防止するためのクランプ
電圧を得ることができる。 また、前記第２図に示されたように書き込み回
路としては、高電圧側に設けられた出力
MISFETQ52等に対して、低電圧VCCの下で動作
する論理回路で制御する形式とするものであるの
で書き込み回路の回路の簡素化及び低消費電力化
を図ることもできる。 第９Ａ図には、メモリアレイのパターン図が示
されており、第９Ｂ図には、第９Ａ図のＡ―
A′部分における構造断面図が示されている。 第９Ａ図において、ｐ型半導体基板１の表面に
は、右上りの斜線と実線との組合せによつて示さ
れたようなパターンのフイールド酸化膜２が形成
されている。 基板１の表面には、また、多結晶シリコン層か
ら構成されたワード線W1ないしW5が、図面の横
方向に延長されている。ワード線W1ないしW5の
所定の部分は、それぞれ半導体不揮発性メモリ素
子Fo1ないしFo+21、Fo2ないしFo+22及びFo3ないし
Fo+23のコントロールゲートを構成する。 コントロールゲートの下方には、前記第６Ａ図
ないし第６Ｃ図及び第７図から明らかなようなフ
ローテイングゲートが配置されている。第９Ａ図
において、フローテイングゲートのパターンは破
線と右下りの斜線との組合せによつて示されてい
る。 基板１の表面のうち、フイールド酸化膜２とワ
ード線W1ないしW5によつて覆われていない表面
には、半導体不揮発性メモリ素子のソース、ドレ
イン領域及び半導体配線領域とするためのn+型
半導体領域が形成されている。 ワード線W1とW2との間のにはさまれ、かつこ
のワード線W1，W2と平行に延ばされた半導体領
域R1は、メモリ素子Fo1ないしFo+21及びFo2ない
しFo+22の共通のソース領域とされる。この半導
体領域R1は、第２図に示されたような基準電位
線R1を構成する。 半導体基板１上には、図面の縦方向に延ばされ
たアルミニウム層からなるような複数の導体層
BoないしBo+21が設けられている。これらの導体
層は、それぞれビツト線を構成している。 それぞれの導体層は、コンタクトホールを介し
てメモリ素子のドレイン領域に接読されている。 例えば、導体層Boは、コンタクトホールCHo1，
CHo2，CHo3を介してメモリ素子Fo1，Fo2，Fo3，
Fo4，Fo5等のドレイン領域に接続されている。 第９Ａ図のメモリアレイにおいては、複数のメ
モリ素子とともに、複数のスイツチMISFETS1
ないしS5が構成されている。 例えば、スイツチMISFETS1は、ソース領域
１０S1、ワード線W1及び半導体領域R1とによつ
て構成され、S2は、半導体領域R1、ワード線W2
及びソース領域１０S2とによつて構成されてい
る。更に、スイツチ素子S3は、ソース領域１０S
２、ワード線W3及び半導体領域R2とによつて構成
されている。 １組のワード線、例えばW2とW3に属するスイ
ツチMISFETS2及びS2のソース領域は、共通に
されている。 スイツチMISFETのドレインは、上記半導体
領域R1，R2，R3などによつて構成される。スイ
ツチMISFETのソースは、コンタクトホールを
介して接地線GNDに接続されている。この接地
線GNDは、上記ビツト線と平行に形成でき、ビ
ツト線と同様にアルミニウム配線層を用いること
ができる。したがつて、スイツチMISFETのゲ
ートは、ワード線のパターンニンング工程で形成
することができ、また、スイツチMISFETに対
する接地点はビツト線のパターンクリーニング工
程で形成することができる。 スイツチMISFETを構成する半導体領域は、
メモリアレイのパターンの規則性を損なうことな
く形成できる。そのため、この実施例において
は、スイツチMISFETをメモリアレイ部の任意
の箇所に挿入することができるという利点を有
し、集積度を損こともない。 なお、これらの半導体装置は、前記説明した半
導体製造方法で形成できるものである。 このようなスイツチMISFETをメモリアレイ
部に設ける理由が、前記のようにチヤンネルリー
ク電流を防止するためのものであるので、この実
施例のスイツチMISFETには、基板表面のメモ
リ素子のチヤンネル方向に沿つて設けられた高速
書き込みのためのp++型領域のような領域は設け
られない。チヤンネルリーク電流を防止する上記
のようなスイツチMISFETは、p++型領域を設け
ないようなメモリ素子を使用するEPROM装置に
も広く適用することができる。
し動作の選択、及び書き込み中での、言い換えれ
ば高電圧印加状態での読み出し等の各動作モード
の制御が行なわれる。 第２図には、この発明に係るEPROM装置の具
体的一実施例の回路図が示されている。 MAR0は、32行及び256列に配置された256×32
個の不揮発性メモリ素子F11〜F25632を含んでい
る。 個々のメモリ素子は、後でその構造が更に明ら
かにされるが、フローテイングゲート電極及びコ
ントロールゲート電極を持つFAMOS（Floating
gate Avalanche injection Ｍ Ｏ Ｓ
transistor）から構成される。 これらのメモリ素子のうち、それぞれ同一例に
配置された32個ずつのメモリ素子のコントロール
ゲート電極はそれぞれのワード線W1〜W256に共
通に接続されている。 メモリアレイ回路MAR0には、ワード線W1と
W2，W3とW4のように、２つのワード線に対し
１本とされた基準電位線R1ないしR128が設けら
れている。これに応じて、１つの列に属する３２
個のメモリ素子のソース電極及びそれに隣接する
次の列に属する32個のメモリ素子のソース電極
は、１つの基準電位線に共通接続されている。 基準電位線R1ないしR128と回路の接地点との
間には、それぞれワード線に供給される信号によ
つてスイツチ制御されるスイツチMISFETS1な
いしS256が配置されている。 それぞれ同一行に配置された256個ずつのメモ
リ素子のドレイン電極はそれぞれビツト線B1〜
B32に共通に接続されている。 上記ビツト線B1〜B32は、CS0によつて４群に
分割されている。各ビツト線と共通ビツト線との
間には、スイツチMISFETが配置されている。
すなわち、ビツト線B1ないしB8と共通ビツト線
CB0との間には、それぞれ、Ｙ―DEC1によつて
形成された選択信号で制御されるスイツチ
MISFETQ11〜Q18が配置されている。 同様に、ビツト線B9〜B16，B17〜B24及びB25
〜B32と共通ビツト線CB1，CB2及びCB3との間に
はそれぞれ上記同様なスイツチMISFETQ21〜
Q28，Q31〜Q38及びQ41〜Q48が配置されている。
したがつて、Ｙ−DEC1によつて形成された１つ
の選択信号例えばBS1が選択レベルにされるとこ
れによつて、４本のビツト線、B1，B9，B17及び
B25がそれぞれ共通ビツト線CB0，CB1，CB2及び
CB3に同時に結合されることになる。 上記各コモンビツト線CB0ないしCB3は、読み
出し書き込み回路Ｒ／W0に結合されている。 読み出し書き込み回路Ｒ／W0は、図示のよう
に書き込み回路W0と読み出し回路R0とから構成
されている。 書き込み回路W0は、共通ビツト線CB0ないし
CB3に一対一に対応された４個の単位書き込み回
路W01ないしW04及び１個の入力回路W05から構
成されている。 入力回路W05は、図示のようにMISFETQ62な
いしQ70から構成されている。なお、特に制限さ
れないがMISFETQ65，Q69のようにソース・ド
レイン間に直線が付加されたような記号で示され
たMISFETはデイプレツシヨンモードとされ、
そうでないMISFETはエンハンスメントモード
とされる。 入力回路W05が図示のように構成されているこ
とによつて、その出力端子、すなわち、
MISFETQ70のドレインには、共通入出力端子
Ｉ／Ｏに供給される書き込みデータ信号の否定信
号と、書き込み制御信号weとの論理積に等しい
信号が出力される。 すなわち、入力回路W05からは、書き込み制御
信号weがハイレベルである場合、共通入出力端
子Ｉ／Ｏに供給されているデータ信号のハイレベ
ル又はロウレベルに応じて、ほゞ接地電位のロウ
レベル又はほゞ電源電圧VCCのハイレベルの信号
が出力され、書き込み制御信号weがロウレベル
である場合、共通入出力端子Ｉ／Ｏに供給されて
いるデータ信号にかかわらずにほゞ接地電位のロ
ウレベルの信号が出力される。 単位書き込み回路W01は、ドレインが端子VPP
に接続され、ソースが共通ビツト線CB0に接続さ
れたMISFETQ52、ゲート及びドレインが出力
MISFETQ52のゲートに接続されソースがツエナ
ーダイオードZDに接続されたレベルシフト用
MISFETQ51及びレベルシフト用MISFETQ51に
バイアス電流を供給するためのMISFETQ50を含
んでいる。 単位書き込み回路W01は、更に、出力
MISFETQ52をスイツチ制御するための
MISFETQ74、このMISFETQ74をスイツチ制御
するための論理ゲート回路を構成する
MISFETQ72、Q73及び負荷用MISFETQ71を含ん
でいる。 MISFETQ72のゲート電極には、Ｙ―DEC2か
ら出力される選択信号K0が供給され、
MISFETQ73のゲート電極には、入力回路W05か
ら出力される信号が供給される。 図示の回路において、出力MISFETQ52は、端
子VPPに供給される＋25ボルトのような高電圧に
対して、充分に余裕のあるドレイン耐圧を持つこ
とが必要とされる。 一般に、MISFETのドレイン耐圧は、良く知
られているように、ドレイン接合表面における空
乏層の延びがゲート電極から与えられる電界によ
つて制限されることに応じて比較的大きく制限さ
れる。 そこで、出力MISFETQ52は、特に制限されな
いが、スタツクドゲート構造にされる。その第１
番目のゲート電極は、前記のMISFETQ51のゲー
ト電極及びドレイン電極に接続され、そのドレイ
ン領域に近い第２番目のゲート電極は、図示のよ
うに端子VPPに接続される。 出力MISFETQ52は、必要に応じて、そのドレ
イン領域の周囲がゲート電極によつて囲まれてい
るいわゆるリングゲート構造にされる。 出力MISFETQ52の第１番目のゲート電極の下
のチヤンネル領域は、共通ビツト線に供給される
書き込み電圧レベルを適当に増加させるために、
必要に応じてデイプレツシヨンモードにされ、第
２番目のゲート電極の下のチヤンネル領域はエン
ハンスメントモードにされる。 デイプレツシヨンモードのチヤンネル領域は、
公知の不純物イオン打込み技術によつて形成する
ことができる。この場合、チヤンネル領域内に打
込まれる不純物量は、不純物拡散技術による場合
に比べて、著るしく高い精度をもつて決めること
ができる。 従つて、出力MISFETQ52の第１番目のゲート
電極によつて決められるしきい値電圧は、
MISFETQ51等のしきい値電圧から正確に所定値
だけずれたような値にされる。 バイアス用MISFETQ50は、MISFETQ52と同
様にスタツクドゲート構造にされる。 なお、MISFETQ52及びQ50は、それぞれ直列
接続された２つのMISFETに置き換えることが
できる。しかしながら、MISFETQ52及びQ50を
上記のようにスタツクドゲート構造にする場合に
は、それを比較的小型にすることができる。 この実施例において、定電圧ダイオードZD（以
下ツエナーダイオードとも称する。）の降伏電圧
は、メモリ素子のドレイン接合耐圧とほゞ等しい
値になるようにされ、かつメモリ素子のドレイン
接合耐圧のばらつきとほゞ等しいばらつきを持つ
ようにされる。 そのために、同時に形成される複数の素子の相
対的な特性ばらつきが比較的小さいという集積回
路製造技術上の良く知られた特徴が利用される。
すなわち、定電圧ダイオードZDを構成するため
の半導体領域は、後の説明によつても更に良く理
解できるように、メモリ素子を構成するための半
導体領域と同時に形成される。 定電圧ダイオードZDのバイアス電流は、例え
ばMISFETQ50及びQ51を介して端子VPPから供給
される。 レベルシフト用MISFETQ51は、そのドレイ
ン・ソース間にそのしきい値電圧とほゞ等しい電
圧が出力されるように構成される。 すなわち、今、MISFETQ50のサイズ比Ｗ／Ｌ
は（Ｗはチヤンネル幅、Ｌはチヤンネル長）をＡ
として、MISFETQ51のサイズ比Ｗ／ＬをＢとし
た場合、Ｂ≪Ａとされる。これによつて
MISFETQ50のしきい値電圧をVthD、
MISFETQ51のしきい値電圧をVthEとすると、レ
ベルシフト量V1は、次式(1)により求められるよ
うになる。 V1＝√VthD＋VthE≒VthE ……(1) 第２図に示された単位書き込み回路W01、入力
回路W05及びそれに関連する回路の動作は次のよ
うになる。 情報の書き込み時において、端子VPPには＋25
ボルトのような高電圧VPPが供給され、入力回路
W05のMISFETQ64，Q67及びQ68のゲート電極に
は電源電圧VCCにほゞ等しいようなレベルの書き
込み制御信号weが供給される。 このとき、Ｙ―DEC2から出力されている選択
信号K0が選択レベルすなわち電圧VCCにほゞ等し
いようなハイレベルにされているなら、これによ
つてMISFETQ78はオン状態にされる。 図示しない回路から共通入出力端子Ｉ／Ｏに供
給されているデータ信号がロウレベルであるな
ら、入力回路W05のMISFETQ70のドレインから
はハイレベル信号が出力され、これによつて
MISFETQ73はオン状態にされる。 直列接続されたMISFETQ72及びQ73が同時に
オン状態にされるので、MISFETQ74のゲート電
極にはほゞ回路の接地電位GNDに等しい電圧が
加えられる。その結果、MISFETQ74はオフ状態
にされる。 MISFETQ74がオフ状態にされることによつ
て、MISFETQ52のゲート電極には、ツエナーダ
イオードZDのツエナー電圧VZとMISFETQ51の
しきい値電圧VthEとの和VZ＋VthEにほゞ等しい電
圧が加えられる。 出力MISFETQ52は、そのしきい値電圧がVthD
であるとすると、そのソース電極の電位が（VZ
＋VthD）−（VthD）に増加されるまでの範囲すなわ
ちツエナー電圧VZに対してしきい値電圧差VthE
−VthDだけ高い電位に増加されるまでの範囲でオ
ン状態を維持する。 これに応じて、出力MISFETQ52のソース電極
から共通ビツト線CB0に、ツエナー電圧VZに近
い値の書き込み電圧が供給される。 共通ビツト線CB0に供給された書き込み電圧
は、カラムスイツチ回路CS0を介してビツト線B1
ないしB8のうち１つに供給される。 すなわち、選択すべきメモリ素子が例えばF11
である場合、ビツト線B1に書き込み電圧が供給
される。この場合、Ｘ―DECによつてワード線
駆動信号W1がほゞ電圧VPPのレベルの選択レベル
にされる。 ワード線駆動信号W1の選択レベルによつて、
メモリ素子F11及びそのソース電極と回路の接地
点GNDとの間に配置されているスイツチ
MISFETS1がオン状態にされる。その結果、メ
モリ素子F11に書き込み電流が流されることにな
る。 これによつてメモリ素子F11のしきい値電圧は、
情報読み出し時にＸ―DECから出力されるワー
ド線駆動信号W1の選択レベル例えば電圧VCCに
ほゞ等しい５ボルトのレベルよりも低い値から、
上記読み出し時の選択レベルよりも高い値に変化
させられる。 この実施例に従うと、カラムスイツチ回路CS0
におけるMISFETQ11のようなMISFETのソー
ス・ドレイン間オン抵抗、共通ビツト線に存在す
る抵抗、及び出力MISFETQ52のソース出力抵抗
などに書き込み電流が流されることによつて生ず
る電圧降下は、MISFETQ51とQ52のしきい値電
圧差VthE−VthDによつて実質的に相殺される。 この場合、MISFETQ51とQ52のそれぞれのし
きい値電圧は、これらのMISFETが同一半導体
基板上に実質的に同時に形成されることによつ
て、互いに実質的に同じ値だけばらつき及び変動
を生ずることになる。これに応じて、しきい値電
圧差VthE−VthDは、それぞれのMISFETのしきい
値電圧の絶対値的ばらつき及び変動によつては実
質的に影響されないことになる。出力
MISFETQ52のしきい値電圧の変化量が前記のよ
うにイオン打込み技術によつてチヤンネル領域に
導入された不純物量によつて決められるので、し
きい値電圧差VthE−VthDは、比較的正確に決める
ことができる。 従つて、上記の抵抗成分に生ずる電圧降下は、
MISFETのしきい値電圧のばらつきにかかわら
ずに充分に相殺され得る。 これに応じて、集積回路の特性ばらつき及び特
性変動にかかわらずに、ビツト線に、ツエナーダ
イオードZDのツエナー電圧VZに極めて近い値の
書き込み電圧を供給することができる。言い換え
ると、ビツト線に、メモリ素子のドレイン接合耐
圧に極めて近い値の書き込み電圧を供給すること
ができる。 ビツト線に供給される書き込み電圧が充分に上
昇させられる結果として、メモリ素子のフローテ
イングゲートには充分な量の情報電荷が注入され
ることになる。 なお、第２図に示された出力MISFETQ52は、
これをエンハンスメントモードに変更することが
できる。このようにした場合でも、ツエナーダイ
オードZDから出力される電圧VZによつて、ビツ
ト線に比較的良好なレベルの書き込み電圧を供給
することができる。しかしながら、このようにし
た場合、出力MISFETQ52がデプレツシヨンモー
ドにされている場合に比べて書き込み電圧が若干
低下されることによつてメモリ素子のフローテイ
ングゲートに注入される情報電荷が減少されるこ
とに注意しなければならない。 第２図の回路において、ビツト線B1に上記の
ように書き込み電圧が供給された場合、その書き
込み電圧が比較的大きい値であることによつて、
メモリ素子F21ないしF2561のフローテイングゲー
トの電位がそれぞれのフローテイングゲートとそ
れぞれのドレイン電極との間の寄生容量を介して
無視し得ないレベルにまで上昇させられてしまう
ことになる。その結果、もしもスイツチ
MISFETS1ないしS256が省略されていると、非選
択のメモリ素子F21ないしF2561は、ワード線駆動
信号W2ないしW256が非選択レベルにされている
にもかかわらずに実質的にオン状態にされてしま
う。なお、オン状態のスイツチMISFETS1のソ
ース・ドレイン間には、選択されたメモリ素子
F11を介して書き込み電流が流されることによつ
て電圧が現われる。メモリ素子F21は、ソース電
極にスイツチMISFETS1のドレイン電圧が供給
されることによつて、比較的小さいリーク電流を
生ずるかもしくは実質的にオフ状態に維持され
る。 この実施例において、メモリ素子F31ないし
F256のソース電極と回路の接地点GNDとの間に
配置されているスイツチMISFETS3ないしS256
は、ワード線駆動信号W3ないしW256が非選択レ
ベルにされていることによつてオフ状態にされて
いる。 従つて、上記のようにメモリ素子F31ないし
F256が実質的にオン状態にされてしまうのにかか
わらずに、ビツト線B1と回路の接地点GNDとの
間にチヤンネルリーク電流が流されてしまうのを
ほゞ完全に防止することができる。 スイツチMISFETS1ないしS256の省略によつて
メモリ素子F31ないしF256のそれぞれによつてチ
ヤンネルリーク電流が流されてしまうような場
合、それぞれのチヤンネルリーク電流が小さくて
も全体として大きいリーク電流が流れてしまう
が、この実施例に従うとリーク電流を実質的に無
視し得る程度の値に減少させることができる。 メモリアレイに流れるリーク電流が実質的に無
視し得る程度に減少されることに応じて、書き込
み回路の電流出力能力を低下させることができ
る。言い換えれば、出力MISFETQ52等のサイズ
を小さくすることができる。またリーク電流のば
らつき及び変動を考慮することなく書き込み回路
から出力させるべき書き込み電流を設定すること
ができ、したがつて、また製品歩留りの向上を図
ることができる。 なお、第２図のようにワード線と対応するよう
な基準電位線を設けるかわりに、例えば１つのビ
ツト線に属する複数のメモリ素子のソースを共通
抵抗を介して回路の接地点に接続することができ
る。この場合、共通抵抗には１つの選択されたメ
モリ素子に流される書き込み電流によつて電圧が
形成される。この共通抵抗に生ずる電圧は、非選
択のメモリ素子のソースに供給される。非選択の
メモリ素子は、そのソース電位が上昇されること
によつてオフ状態にされる。すなわち、このよう
にすることによつても、リーク電流の発生を防止
することができる。 しかしながら、この場合、次の点に注意しなけ
ればならない。すなわち、非選択のメモリ素子に
おけるリーク電流を防止するために、共通抵抗の
抵抗値を比較的大きい値にしなければならない。
高抵抗値の共通抵抗には、書き込み電流によつて
比較的大きい電圧降下が生ずる。この電圧は、選
択すべきメモリ素子のソースにも供給される。こ
れに応じて選択すべきメモリ素子の書き込み電流
が減小され、情報の書き込み効率が低下させられ
てしまうことになる。 第２図のようなスイツチMISFETは、充分に
低いオン抵抗値を持つような構造にすることが可
能である。従つて、選択すべきメモリ素子への情
報の書き込み効率は、スイツチMISFETによつ
ては実質的に制限されない。 第２図に示された回路において、共通入出力端
子Ｉ／Ｏにハイレベルのデータ信号が供給されて
いる場合、入力回路W05の出力信号はほゞ接地電
位のロウレベルにされ、MISFETQ73はオフ状態
にされる。 MISFETQ73のオフ状態に応じてMISFETQ74
はオン状態にされる。 MISFETQ52のゲート電極は、MISFETQ73に
よつてほゞ回路の接地電位GNDにされる。 この場合、共通ビツト線CB0には、
MISFETQ52を介して比較的小さい値の電圧が供
給されるにすぎない。 従つて、選択されたメモリ素子F11のフローテ
イングゲートには、電荷は注入されない。 Ｙ―DEC2から出力される選択信号K0が非選択
レベルにされている場合、及び書き込み制御信号
weがロウレベルにされている場合、これに応じ
てMISFETQ72及びQ73の少なくとも一方がオフ
状態にされるので、MISFETQ74は同様にオン状
態にされる。 単位書き込み回路W02ないしW04は、図示のよ
うに単位書き込み回路W01と同じ構成にされてい
る。 特に制限されないが、この実施例においては、
単位書き込み回路W01ないしW04に対して共通の
１個のツエナーダイオードZDが設けられる。 第２図に示された構成によると、ツエナーダイ
オードZDのバイアス電流は、単位書き込み回路
W01ないしW04のうちの１つを介して供給される
ことになる。例えば、バイアス電流は、
MISFETQ74がオフ状態にされることによつて
MISFETQ50及びQ51を介して供給される。この
場合、MISFETQ54，Q57及びQ60のドレイン電極
は、それぞれMISFETQ78，Q82及びQ86によつて
回路の接地電位にされるので実質的にソース電極
として作用する。従つてMISFETQ54，Q57及び
Q60はオフ状態にされる。MISFETQ54，Q57及び
Q60がオフ状態にされるので、ツエナーダイオー
ドZDには正常なバイアス電流が供給される。 この実施例においては、読み出し回路R0は、
共通ビツト線CB0ないしCB3に一対一に対応され
たセンスアンプSA0ないしSA3及び出力バツフア
回路OUTから構成される。 センスアンプSA0ないしSA3は、Ｙ―DEC2か
ら出力される選択信号K0ないしK3によつて選択
的に動作させられる。 出力バツフア回路OUTは、選択された１つの
センスアンプの出力信号に対応したレベルの信号
を共通入出力端子Ｉ／Ｏに出力する。 なお、出力バツフア回路OUTの出力端子は、
チツプ非選択時のように制御信号CSがロウレベ
ルにされることによつて、フローテイング状態に
される。 第３図には、センスアンプSA0及びそれに関連
する回路の具体的回路が示されている。 この第３図においては、コモンビツト線CB0
は、増幅MISFETQ99のソース電極及び定電流用
MISFETQ101のドレイン電極に接続されている。
このMISFETQ99のゲートは、所定のバイアス電
圧を形成するように電源端子と回路の接地点との
間に直列接続されたMISFETQ96及びQ97の共通
接続点に接続されている。 コモンビツト線CB0は、また、ゲートが
MISFETQ96とQ97の共通接続点に接続されドレ
インが電源端子に接続されたMISFETQ98のソー
ス電極に接続されている。 従つて、情報の読み出し時において、Ｘ―
DEC及びＹ―DEC1によつて選択された１つのメ
モリ素子には、センス回路SA0における
MISFETQ98を介してバイアス電圧が与えられ
る。 選択されたメモリ素子は、以前に書き込まれた
情報に従つて前記のようにワード線駆動信号の選
択レベルよりも高いしきい値電圧か又は低いしき
い値電圧を持つ。 選択されたメモリ素子がワード線駆動信号の選
択レベルにかかわらずにオフ状態にされている場
合、コモンビツト線CB0は、MISFETQ98によつ
て比較的ハイレベルにされる。 選択されたメモリ素子がワード線駆動信号の選
択レベルによつてオン状態にされている場合、コ
モンビツト線CB0は、比較的ロウレベルにされ
る。 この場合、コモンビツト線CB0のハイレベル
は、MISFETQ98のゲート電圧が比較的低くされ
ていることによつて比較的低いレベルにされる。 コモンビツト線CB0のロウレベルは、
MISFETQ98及びQ99とメモリ素子との寸法比等
を適当に設定することによつて比較的高いレベル
にされる。 このようにコモンビツト線CB0のハイレベルと
ロウレベルとを制御すると、このコモンビツト線
CB0等に信号変化速度を制限する浮遊容量等の容
量が存在するにかかわらずに、読み出しの高速化
を図ることができる。すなわち、複数のメモリ素
子からのデータを次々に読み出すような場合にお
いてコモンビツト線CB0の一方のレベルが他方の
レベルへ変化させられるまでの時間を短くするこ
とができる。 増幅MISFETQ99は、そのゲートに一定のバイ
アス電圧が印加され、そのソースにコモンビツト
線CB0から読み出し信号が印加されるので、負荷
用MISFETQ100とともにゲート接地型の増幅回
路を構成している。MISFETQ99のドレインに出
力される増幅出力信号は、一方の差動
MISFETQ90のゲートに印加される。 他方の差動MISFETQ91のゲートには、次の基
準電圧発生回路で形成された基準電圧Vrefが印加
される。 基準電圧発生回路は、ダミーメモリ素子Ｆを含
んでいる。このダミーメモリ素子Ｆのゲートは、
所定の中間値電圧を形成するように電源端子と回
路の接地点との間に直列接続された
MISFETQ104とQ105の共通接続点に接続されてい
る。 ダミーメモリ素子Ｆのドレイン電極には、カラ
ムスイツチ回路のMISFETと対応されるような
ダミー用のMISFETQ106が接続されている。 MISFETQ96ないしQ101によつて構成される回
路と同一の回路がMISFETQ102，Q103及びQ107な
いしQ110によつて構成されている。 ダミーメモリ素子ＦとMISFETQ106は、図示
のようにMISFETQ107及びQ108のソース電極及び
定電流用MISFETQ110のドレインに接続されて
いる。 MISFETQ108のソース電極には、ダミーメモ
リ素子ＦとMISFETQ106とによつて、コモンビ
ツト線CB0のハイレベルとロウレベルの中間の値
の電位が与えられる。 その結果、増幅MISFETQ108のドレインには、
MISFETQ99のドレインに出力される読み出しハ
イレベルとロウレベルの中間レベルの基準電圧
Vrefが出力されることになる。 この形式の基準電圧発生回路は、それが
MISFETQ96ないしQ101、カラムスイツチ回路及
びメモリ素子によつて構成される回路と類似の構
成にされるので、MISFETのしきい値電圧の変
動などにかかわらずに良好なレベルの基準電圧
Vrefを出力する。 上記差動MISFETQ90，Q91の共通ソースには、
定電流素子としてのMISFETQ92及びセンスアン
プ選択のためにゲート電極にＹ―DEC2からの選
択信号K0が供給されるMISFETQ93が設けられて
いる。 一方、差動MISFETQ90，Q91のドレインには、
それぞれ負荷MISFETQ94，Q95が設けられてい
る。この差動増幅回路の増幅出力信号は、ラツチ
回路LCを通して出力バツフア回路OUTに伝えら
れる。 このラツチ回路LCは、選択信号K0が印加さ
れ、センスアンプSA0とともに選択される。 ラツチ回路LCは、信号K0によつて選択された
ときの出力端子に上記差動増幅回路から出力され
る信号と対応した信号を出力するように構成され
る。また、信号K0によつて選択されていないと
きにその出力端子をフローテイング状態にさせる
ように構成される。 従つて、出力バツフア回路OUTの入力端子に
は、センスアンプSA0ないしSA3のうちの選択信
号K0ないしK3によつて選択された１つのセンス
アンプの出力信号のみが供給されることになる。 第４図、第５図には、それぞれ第２図に示され
た書き込み出力回路にかえることができる他の一
実施例の書き込み回路が示されている。 これらの実施例の回路では、いずれも
MISFETQ111ないしQ114によつて構成された出力
回路が設けられる。出力回路の前段には書き込み
制御信号weと書き込みデータ及び選択信号とが
供給される適当な論理ゲート回路が設けられる。
出力回路の出力端子N1及びN2には書き込み時に
おいて、共通入出力端子に供給されているデータ
が“０”すなわちロウレベルであればほゞVPPレ
ベルの信号が出力される。出力回路の出力端子
N2と対応するコモンビツト線（例えばCB0）と
の間には、MISFETQ116が設けられている。出
力端子N1には、電流クランプ用のMISFETQ115
を介して前記実施例と同様なツエナーダイオード
ZDが接続されている。MISFETQ116のゲートは
直接又はレベルシフト用MISFETQ115′を介して
ツエナーダイオードZDに接続されている。従つ
てコモンビツト線CB0の電圧は、MISFETQ116に
よつて決められる。 第４図の実施例回路では、クランプ用の
MISFETQ116のゲートに直接にツエナー電圧が
印加される。これに応じてコモンビツト線CB0の
電圧は、MISFETQ116のしきい値電圧分だけ低
下する。したがつて、不揮発性メモリ素子F11に
おいて、アバランシユ降伏が生じることがない。
この実施例の回路に従うと書き込み時にメモリ素
子F11のドレインに加えられる電圧が比較的定下
する。従つて、比較的速い書き込み速度が必要と
される場合は適当でない。 第５図の実施例の回路においては前記第２図の
実施例と同様にレベルシフト用の
MISFETQ115′が設けられている。 従つて、第５図の回路に従うと、第２図の実施
例回路と同様に、MISFETQ116のゲートに加え
られる電圧はツエナーダイオードZDの電圧に対
し略MISFETQ115′のしきい値電圧VthEだけレベ
ルアツプされる。その結果、第２図の実施例回路
と同様にコモンビツト線の電位を略ツエナー電圧
に設定することができる。 これにより、ビツト線に加えられる書き込み電
圧を不揮発性メモリ素子でのアバランシユ降伏を
防止するのに必要で、かつ最大電圧付近に精度良
く設定することができる。したがつて、不揮発性
メモリ素子に対して高速書き込み動作を行なわせ
ることができる。 このように、書き込み回路にての電圧クランプ
を行なう回路は、種々変形できるものである。 そして、クランプ電圧を規定するための定電圧
素子としては、前記のように不揮発性メモリ素子
の半導体領域の形成と同時に形成される半導体領
域を利用することが便利であるが、これに限定さ
れず、各種の定電圧回路を利用するものであつて
もよい。 メモリ素子F11等は、高速書き込み化のために、
第６Ａ図〜第６Ｃ図に示されたような構造にされ
る。第６Ａ図は、パターン図、第６Ｂ図は、その
Ｂ―B′断面図、第６Ｃ図は、そのＡ―A′断面図
である。 第６Ａ図ないし第６Ｃ図において、１は、導電
型決定不純物が例えば105atoms／cm3とされたｐ
型Si（シリコン）単結晶より成る半導体基板であ
る。この基板１の―主表面には厚いフイルド
SiO2（シリコン酸化物）膜２が形成されており、
このフイルドSiO2膜２に囲まれるような部分が
アクテイブ領域とされる。このアクテイブ領域を
構成する基板表面には薄いゲートSiO2膜３が形
成されている。このゲートSiO2膜３の上に第１
層目の導体ポリSi層から成るフローテイングゲー
トFGが形成されている。フローテイングゲート
電極FGの上には層間絶縁膜５ａを介して実質的
にワード線を形成する第２の導体ポリSi層からな
るコントロールゲート電極CGが形成されている。 特に制限されないが、フローテイングゲート
FGは、コントロールゲートCGと同じ幅にされ、
かつフイールドSiO2膜２上にまで延長される。
第６Ａ図においては、破線Ed1及びEd2によつてフ
ローテイングゲートFGの端部が示されている。 半導体基板１の、フイールドSiO2膜２及びゲ
ート電極によつて囲まれていない表面には、比較
的高濃度にｎ型不純物が導入されたことによつて
形成されたn+型半導体領域R1，４S1，４D，４S2が
形成されている。 n+型半導体領域４S1は、１つの不揮発性メモリ
素子のソース領域とされる。第６Ａ図のように図
面の横方向に延長されたn+型半導体領域R1は基
準電位線を構成する領域とされる。 ソース領域４S1と配線領域R1とは、図面に示さ
れているように一体的に形成されている。 n+型半導体領域４S2は、同様に他の１つの不揮
発性メモリ素子のソース領域とされ、n+型半導
体領域R2は配線領域とされている。 n+型半導体領域４Dは、一対の不揮発性メモリ
素子の共通ドレイン領域とされる。 コントロールゲート電極CGの上には、これと
直交するように層間絶縁膜５ｂを介して、ビツト
線を形成する、例えば蒸着アルミニウム層からな
る配線層６が形成されている。 配線層６は、コンタクト部CNTにおいてドレ
イン領域４ｄにオーミツク接触されている。 第６ｃ図に示すようにフイールドSiO2膜２の
直下の半導体規板１の表面には、この基板と同じ
導電型とされかつ高不純物濃度とされたp+型領
域７がチヤンネルストツパーとして形成されてい
る。さらに、半導体不揮発性メモリ素子のチヤン
ネル部のフイールドSiO2膜２に近い部分には、
必要に応じてより高不純物濃度にされたp++型領
域７ａが形成されている。 このような構造の不揮発性メモリ素子によれ
ば、例えばドレイン領域４Dに書き込み電圧が加
えられ、かつコントロールゲートCG1に選択レベ
ルのワード線駆動信号が加えられたとき、ドレイ
ン領域４Dとp++型領域７ａとの間の接合部分から
p++型領域７ａに拡がるべき空乏層の拡がりが制
限されることになり、これに応じてドレイン電界
が強められることになる。強いドレイン電界によ
つてチヤンネル電流を形成する電子がより加速さ
れることになる。これに応じて、電子が半導体結
晶格子に衝突した際に生成される電子―正孔対に
大きなエネルギーが与えられることになる。言い
換えるとホツトエレクトロン（電子）の発生効率
が良くなり書き込み速度が大幅に向上する。 なお、不揮発性メモリ素子において、コントロ
ールゲートCGに対するしきい値電圧は、周知の
ように、ゲートSiO2膜３を介してそのフローテ
イングゲートFGに電子が注入された場合には、
これに応じてフローテイングゲートFGが負の電
位にされるため、７ボルト程度のような比較的大
きい値にされる。これに対しフローテイングゲー
トFGに電子が注入されていない場合には、コン
トロールゲートCGに印加する電圧に対しするし
きい値電圧は２ボルト程度のような比較的低い値
にされる。 したがつて、読み出し時においてワード線駆動
信号の選択レベル、すなわちコントロールゲート
CGに加えられる信号のレベルを５ボルトのよう
に、メモリ素子の高しきい値電圧と低しきい値電
圧との中間の値にすると、メモリ素子は上記フロ
ーテイングゲートFGに予め電子が注入されてい
るかどうかに応じてオン状態又はオフ状態にされ
る。そのため、読み出しを行なうことができる。 上述のような不揮発性メモリ素子は、特に制限
されないが、次に説明するような製造方法に従つ
て得ることができる。なお、第７図ａ〜ｆには、
各製造工程における半導体基板の断面図が示され
ている。従つて、以下第７図ａ〜ｆを用いて実施
例の製造方法を説明する。 第７図の左半部の部分は不揮発性メモリ素
子を示し、右半分の部分は周辺回路を構成する
ためのMISFETを示している。 (a) 先ず、主面が（100）面と平行にされ厚さ約
200μmとされた比抵抗約20Ωcmの単結晶ｐ型シ
リコンからなる半導体基板１を用意する。 後で形成する窒化シリコン膜によつて基板１
の表面に結晶欠陥が誘起されないようにするた
めに、公知の熱酸化技術によつて、基板１の表
面に厚さ数百Åのような薄い熱酸化SiO2膜
３′を形成する。 次いで、シランガス及びアンモニアガスを使
用するような公知の化学蒸着技術によつて、
SiO2膜３′上に厚さ約1400Åの窒化シリコン
（Si3N4）膜８を形成する。 Si3N4膜８上にエツチングマスクとするため
のホトレジスト膜（図示しない）を形成し、次
いでこのホトレジスト膜を選択露光し現像す
る。その結果、基板１のアクテイブ領域とすべ
き部分上にホトレジスト膜が残されることにな
る。 次いで、残されたホトレジスト膜をエツチン
グマスクとして、Si3N4膜８をエツチング除去
する。なお、Si3N4膜８のエツチングのため
に、フレオンガスを反応ガスとして使用するよ
うなプラズマエツチング法を使用することがで
きる。 上記ホトレジスト膜を除去した後、基板１上
に新たにホトレジスト膜９を形成する。 Si3N4膜８とホトレジスト膜９との組合せに
よつて第６Ａ図ないし第６Ｃ図に示されたよう
なp++型領域７ａを形成するための窓を形成す
るように、ホトレジスト膜９を選択露光、現像
する。 残されたホトレジスト膜８及びSi3N4膜８を
イオン打込みマスクとして、第７図ａに示され
たように、SiO2膜３′を介して基板１の表面に
ｐ型不純物がイオン打込み技術によつて導入さ
れる。 この場合、特に制限されないが、不純物イオ
ンとしてBF2 +（フツ化ボロン）が使用される。
この不純物イオンは、75KeVのようなエネル
ギーが与えられ、基板１の表面に約
1014atoms／cm2のような濃度で打込まれる。 なお、不純物イオンとしてのBF2は、その質
量がＢ（ボロン）のような不純物の質量に比べ
て大きい（BF2質量49、Ｂ質量11）ので、
Si3N4膜８及びその下のSiO2膜３′を透過しに
くい。従つて、Si3N4膜８が上記のような比較
的薄い厚さにされてもSi3N4膜８の下の基板１
の表面には不純物は導入されない。 (b) 次にホトレジスト膜９を除去した後、基板１
を窒素ガスのような不活性ガス雰囲気中におい
て例えば1100℃の温度でアニール処理する。こ
のアニール処理によつて、基板１の表面に導入
された不純物は引伸し拡散される。その結果、
Si3N4膜８下の基板表面に延在されたような
p++型領域７ａが形成される。上記のアニール
処理の後、Si3N4膜８をマスクとして基板１の
表面の全面に２回目のBF2イオンを例えば
75KeV、２×1013atoms／cm2となるような条件
で打込む。基板１の表面には、この２回目のイ
オン打込みによつて、チヤンネルストツパーと
してのp+層７を形成するための不純物が導入
される。 なお、不純物イオンの打込みは、次のように
変更されてもよい。 先ず、SiO2膜３′上に形成されたSi3N4膜８
上にホトレジスト膜を塗布しする。露光現像に
より、p++層７ａを形成すべき部分上のホトレ
ジスト膜を除去する。ホトレジスト膜をマスク
としてSi3N4膜を選択的にエツチング除去す
る。 残されたSi3N4膜８及びその上のホトレジス
ト膜をイオン打込みマスクとして基板１の表面
に第１回目のｐ型不純物イオンを打込む。 ホトレジスト膜を除去した後、基板１を前記
と同様にアニール処理する。 再び基板の全面にホトレジスト膜９を塗布す
る。アクテイブ領域とすべき部分上に残るよう
にホトレジスト膜９を選択露光現像する。 残されたホトレジスト膜９をエツチングマス
クとしてSi3N4膜８を選択エツチング除去す
る。 残されたホトレジスト膜９及びSi3N4膜８を
イオン打込みマスクとして基板１の表面に第２
回目のｐ型不純物イオンを打込む。 このように変更した場合、第１回目のイオン
打込みにおいて、基板１のイオン打込みされる
べきでない表面は、積層のSi3N4膜８とホトレ
ジスト膜とによつて覆われており、また第２回
目のイオン打込みにおいて基板１のイオン打込
みされるべきでない表面、特に最終的に電界効
果素子のチヤンネル領域とされるべき表面は同
様に積層のSi3N4膜８とホトレジスト膜９とに
よつて覆われていることになる。 その結果、最終的に電界効果素子のチヤンネ
ル領域とされるべき基板１の表面部分に不純物
イオンが不所望に導入されてしまうことを充分
に避けることができる。 (c) ２回目の不純物イオンの打込みの後、基板１
を例えば水蒸気を含む酸素雰囲気中において約
1000℃に加熱することによつて、その基板１の
表面に厚さ約1μmのように比較的厚くされたフ
イールド酸化膜２を形成する。この場合、
Si3N4膜８が耐酸化マスクとして作用するの
で、第７図ｃに示されたように、Si3N4膜８に
よつて覆われている基板１の表面にはフイード
酸化膜２は形成されない。この酸化のための熱
処理においては、基板表面に予めイオン打込み
によつて導入されていたｐ型不純物が基板中に
拡散されることになる。これに応じてメモリ素
子形成領域に近いフイールド酸化膜２の下で
n++型領域７ａが深く伸ばされることになる。
このp++型領域７ａの一部はアクテイブ領域
（Si3N4膜８下）へ延在することになる。また
同時に、フイールド酸化膜２の下においてチヤ
ンネルストツパーとしての低濃度のp+型領域
７が形成される。なお前記のように第２回目の
不純物イオン打込みによつて導入されるｐ型不
純物が比較的低濃度であるので、p+型領域７
はアクテイブ領域へはほとんど伸びない。 なお、上記のような製造方法に従うと、フイ
ールドSiO2膜２とp++型領域７ａとの間の自己
整合ができるとともに極めて精度良く小寸法の
メモリセルを歩留り良く製造することができ、
かつ、メモリ部と周辺部のSi3N4膜の加工を一
度に行なえるためにマスクの合せずれを考虜す
る必要がない。 (d) フイールド酸化後、加熱リン酸を使用するよ
うな公知のエツチング法によつてSi3N4膜８を
エツチング除去する。 必要に応じて、SiO2膜３′をウオツシユアウ
ト法のような方法によつて除去した後、露出し
ている基板１の表面に熱酸化法によつて厚さ約
400Åのような薄いSiO2膜（図示しない）を形
成する。 基板１の表面全面にホトレジスト膜を再び塗
布する。後でデイプレツシヨンモードの電界効
果トランジスタのチヤンネル領域とすべき部分
が露出するようにホトレジスト膜を選択露光現
像する。 ホトレジスト膜及びフイールド酸化膜２をイ
オン打込みマスクとして、基板１の表面に、ｎ
型不純物としてのAs（砒素）イオンを、例えば
150KeV、３×1012atoms／cm2となるような条
件で打込む。 ホトレジスト膜を除去した後、薄いSiO2膜
を除去する。 基板１を酸素雰囲気中に例えば1000℃に加熱
することによつて、基板１の露出表面に厚さ約
500ÅのゲートSiO2膜３を形成する。 なお、例えば25ボルト系の周辺回路において
比較的高いしきい値電圧の絶縁ゲート型電界効
果トランジスタが必要とされるような場合は、
上記のゲートSiO2膜の形成の前に熱酸化法に
よつて例えば800Åのような比較的厚いゲート
SiO2膜を形成し、次いで基板１の表面部分か
らこの比較的厚いゲートSiO2膜を選択的に除
去した後に、上記の比較的薄いゲートSiO2膜
を形成することができる。 上記のゲートSiO2膜の形成の後、例えばエ
ンハンスメント型トランジスタのしきい値電圧
を所望の値に制御する必要が有るなら、
70KeVのようなエネルギーが与えられたポロ
ンイオンを、ゲータSiO2膜３を介して基板表
面に導入することができる。 上記のゲートSiO2膜３を形成した後、メモ
リトランジスタのフローテイングゲート電極、
周辺トランジスタのゲート電極及び必要な配線
層を形成するために、基板１の表面上に厚さ約
3500Åの多結晶Si層１０をCVD（Chemical
Vapour Deposition）法により形成する。次
に、この多結晶Si層１０上にホトレジスト膜
９′を形成し、このホトレジスト膜９′を選択露
光、現像する。残されたホトレジスト膜９′を
マスクとして第７図ｄに示されたように多結晶
Si層１０を選択的にエツチング（パターンニン
グ）することによつて、メモリトランジスタの
フローテイングゲートFGと周辺トランジスタ
のゲート電極Ｇ及び必要な配線を形成する。 (e) ホトレジスト膜９′を除去した後に多結晶Si
層にイオン打込み法によつてＰ（リン）イオン
を打込む。これによつてゲート電極FG，Ｇ及
び配線等とされる多結晶Si層は、ｎ型にされ、
かつ低抵抗特性をもつようにされる。 しかる後、第７図ｅに示されているようにゲ
ート電極FG，Ｇ及び配線層のそれぞれの表面
に厚さ約800ÅのSiO2膜５ａを形成させるよう
に基板１を酸化性雰囲気中で加熱する。 これらのSiO2膜５ａは、層間絶縁膜として
の役目を果すものである。 (f) 上記(e)工程が行なわれた状態の基板表面上に
厚さ約3500Åの第２層目の多結晶Si層CG層
CVD法により形成する。次いで、第２層目の
多結晶Si層CGの表面に導電決定不純物として
リンを適当な不純物デイポジシヨン法によつて
導入する。 しかる後、基板１の表面にホトレジスト膜を
形成する。特に制限されないが、この実施例に
おいて、メモリ素子におけるフローテイングゲ
ートFGの幅は、コントロールゲートCGの幅と
同一になるようにされる。そのために、上記の
ホトレジスト膜は、メモリアレイ部におけるコ
ントロールゲート及びワード線のパターンを決
めるように選択露光現像される。従つて、上記
の露光、現像によつて、ホトレジスト膜はメモ
リアレイとすべき部分以外においてほゞ全面的
に残される。 上記の露光、現像の後、残されたホトレジスト
膜をエツチングマスクとして２層目の多結晶Si層
を選択エツチ除去する。 残された多結晶Si層CGをマスクとして１層目
の多結晶Si層FGの表面のSiO2膜５ａをエツチン
グ除去し、次いで第２層目の多結晶Si層CG及び
SiO2膜５ａをマスクとして第１層目の多結晶Si
層FGをエツチング除去する。このエツチングに
よつて第１層目の多結晶Si層FGは、その幅が第
２層目の多結晶Si層CGの幅によつて決められる
ようになる。 ホトレジスト膜を除去した後、基板１の表面に
新らたにホトレジスト膜を形成する。 この新らたに形成されたホトレジスト膜は、周
辺回路の構成する絶縁ゲート電界効果トランジス
タのゲート電極上のような不要な第２層目の多結
晶Si層部分を除去するパターンをもつて選択露
光、現像される。 なお、第２層目の多結晶Si層は、周辺回路を構
成するスタツクドゲート型トランジスタにおける
第２番目のゲート電極としても利用される。従つ
て、上記の新らたなホトレジスト膜は、スタツク
ドゲート型トランジスタの第２番目のゲート電極
とすべき部分上にも残される。 上記ホトレジスト膜をエツチングマスクとし
て、第２層目の多結晶Si層を選択的にエツチング
除去する。 次に、上記のホトレジスト膜を除去する。この
ホトレジスト膜が除去された段階においては、基
板１の表面のうち、フイールド酸化膜２、及び第
１層目及び第２層目の多結晶Si層によつて覆われ
ていない表面部分すなわちトランジスタのソー
ス、ドレイン領域を形成すべき表面部分及び半導
体配線領域を形成すべき表面部分には、比較的薄
いSiO2膜のみが残されることになる。 上記の比較的薄いSiO2膜は、必要に応じてウ
オツシユアウト法のようなエツチング方法によつ
て除去される。次いで露出されている基板１の表
面には、熱酸化法によつて約350Åの厚さのSiO2
膜が形成される。なお、上記の熱酸化によつて、
第１層目及び第２層目の多結晶Si層の露出表面に
もSiO2膜が形成される。 次に、フイールド酸化膜２及び多結晶Si層をイ
オン打込みマスクとして、基板１の表面に、例え
ば深さ1μm、濃度1016atome／cm2となるようにリ
ンイオンを導入する。 その結果、基板１の表面に、トランジスタのｎ
型ソース、ドレイン領域及び半導体配線領域が形
成されることになる。 次に、必要に応じて基板１を、例えば酸化雰囲
気中、800℃のような比較的低い温度で加熱する
ことによつて多結晶Si層の露出表面に絶縁膜５ｂ
等を形成する。ここまでが、同図ｆに示されてい
る。 この後は、電極取り出しのためホトレジスト膜
をマスクとしてソース、ドレイン領域上のSiO2
膜を選択的にエツチ除去する。 次に、ホトレジスト膜を除去した後、基板表面
に厚さ約8000ÅのようなPSG（リン・シリケー
ト・ガラス）膜を形成する。そして、ホトレジス
ト膜をマスクとしてこのPSG膜を選択的にエツ
チングしてコンタクトホールを形成する。 ホトレジスト膜を除去した後、Al（アルミニウ
ム）を基板上に蒸着し、このAl層をパターンニ
ングすることにより配線層を形成する。このアル
ミニウム配線６は、例えば第６Ｂ図、第６Ｃ図に
示されている。 上記構成の不揮発性メモリ素子では、p++型領
域７ａがドレイン領域４Dと接しているため、pn
接合降伏が比較的低い書き込み電圧の下で生じ
る。 したがつて、ビツト線に加える書き込み電圧
は、その値が比較的低い値に制限されなければな
らない。 １つの選択されたビツト線、例えば第２図の
B1のようなビツト線にメモリ素子のドレイン耐
圧を越える書き込み電圧が供給されると、このビ
ツト線B1に属する複数のメモリ素子F12〜F1256の
ドレイン接合はそれぞれアバランシユ降伏するこ
とになる。このようにアバランシユ降伏が生じた
場合、このアバランシユ降伏で生じた正孔がメモ
リ素子のフローテイングゲートに注入され、再書
き込み効率が劣化する。 この発明に従うと、メモリ素子のドレインに加
えられる書き込み電圧は、メモリ素子のドレイン
接合の耐圧とほゞ等しい降伏電圧を持つ定電圧ダ
イオードによつて形成される。 定電圧ダイオードは、集積回路製造技術によつ
て、複数のメモリ素子、周辺回路を構成するため
のトランジスタとともに、１つの半導体基板上に
形成される。 定電圧ダイオードは、その接合の降伏動作によ
つて基板中に注入されるキヤリヤがメモリ素子に
悪影響を与えないようにするために、半導体チツ
プ周辺部の適当な部分に形成される。 この発明に従うと、メモリ素子とともに半導体
基板上に形成することができる適切な構造の定電
圧ダイオードを得ることができる。 第８Ａ図にはそのような定電圧ダイオードの断
面が示されており、第８Ｂ図には平面が示されて
いる。 定電圧ダイオードは、図示のようにn+型半導
体領域４ａとp++型領域７ａとによつて構成され
る。カソードとしてのn+型半導体領域４ａには、
SiO2膜３に設けられた開孔部を介して蒸着アル
ミニウム層のような電極及び配線Ｋが非整流接触
されている。図示しないが、この配線Ｋは、フイ
ールド酸化膜２上に延長され、第２図に示された
ようなトランジスタQ51などのソースに接続され
る。 特に制限されないが、半導体基板１の下面側に
金のような電極BEが設けられている。定電圧ダ
イオードのアノード電極は、この電極BEによつ
て構成される。 半導体領域７ａは前記の第６Ａ図ないし第６Ｃ
図及び第７図のp++型領域７ａと同時に形成さ
れ、半導体領域４ａは、同様に不揮発性メモリ素
子のソース、ドレイン領域４S1，４S2，４Dと同時
に形成される。 なお、第８Ａ図及び第８Ｂ図においては、定電
圧ダイオードの動作によつて基板１中に注入され
たキヤリアが、不揮発性メモリ素子に悪影響を与
えることがないようにさせるために、n+型領域
４ａの囲りには、これを囲むようにn+型領域４
ｂが形成されている。 基板１中に注入されたキヤリヤは、n+型領域
４ｂの外側に広がりにくくなる。 n+型領域４ｂは、図面では回路の接地電位に
維持されるように示されている。しかしながら、
n+型領域４ｂは、回路の電源電圧VCCのレベルに
されても良い。 この実施例に従うと、不揮発性メモリ素子での
p++−n+接合とツエナーダイオードZDのp++−n+
接合とが同一の工程で形成されるため製造プロセ
スのバラツキに追従して両者の降伏電圧が等しく
なる。そのために、不揮発性メモリ素子でのアバ
ランシユ降伏を精度良く防止するためのクランプ
電圧を得ることができる。 また、前記第２図に示されたように書き込み回
路としては、高電圧側に設けられた出力
MISFETQ52等に対して、低電圧VCCの下で動作
する論理回路で制御する形式とするものであるの
で書き込み回路の回路の簡素化及び低消費電力化
を図ることもできる。 第９Ａ図には、メモリアレイのパターン図が示
されており、第９Ｂ図には、第９Ａ図のＡ―
A′部分における構造断面図が示されている。 第９Ａ図において、ｐ型半導体基板１の表面に
は、右上りの斜線と実線との組合せによつて示さ
れたようなパターンのフイールド酸化膜２が形成
されている。 基板１の表面には、また、多結晶シリコン層か
ら構成されたワード線W1ないしW5が、図面の横
方向に延長されている。ワード線W1ないしW5の
所定の部分は、それぞれ半導体不揮発性メモリ素
子Fo1ないしFo+21、Fo2ないしFo+22及びFo3ないし
Fo+23のコントロールゲートを構成する。 コントロールゲートの下方には、前記第６Ａ図
ないし第６Ｃ図及び第７図から明らかなようなフ
ローテイングゲートが配置されている。第９Ａ図
において、フローテイングゲートのパターンは破
線と右下りの斜線との組合せによつて示されてい
る。 基板１の表面のうち、フイールド酸化膜２とワ
ード線W1ないしW5によつて覆われていない表面
には、半導体不揮発性メモリ素子のソース、ドレ
イン領域及び半導体配線領域とするためのn+型
半導体領域が形成されている。 ワード線W1とW2との間のにはさまれ、かつこ
のワード線W1，W2と平行に延ばされた半導体領
域R1は、メモリ素子Fo1ないしFo+21及びFo2ない
しFo+22の共通のソース領域とされる。この半導
体領域R1は、第２図に示されたような基準電位
線R1を構成する。 半導体基板１上には、図面の縦方向に延ばされ
たアルミニウム層からなるような複数の導体層
BoないしBo+21が設けられている。これらの導体
層は、それぞれビツト線を構成している。 それぞれの導体層は、コンタクトホールを介し
てメモリ素子のドレイン領域に接読されている。 例えば、導体層Boは、コンタクトホールCHo1，
CHo2，CHo3を介してメモリ素子Fo1，Fo2，Fo3，
Fo4，Fo5等のドレイン領域に接続されている。 第９Ａ図のメモリアレイにおいては、複数のメ
モリ素子とともに、複数のスイツチMISFETS1
ないしS5が構成されている。 例えば、スイツチMISFETS1は、ソース領域
１０S1、ワード線W1及び半導体領域R1とによつ
て構成され、S2は、半導体領域R1、ワード線W2
及びソース領域１０S2とによつて構成されてい
る。更に、スイツチ素子S3は、ソース領域１０S
２、ワード線W3及び半導体領域R2とによつて構成
されている。 １組のワード線、例えばW2とW3に属するスイ
ツチMISFETS2及びS2のソース領域は、共通に
されている。 スイツチMISFETのドレインは、上記半導体
領域R1，R2，R3などによつて構成される。スイ
ツチMISFETのソースは、コンタクトホールを
介して接地線GNDに接続されている。この接地
線GNDは、上記ビツト線と平行に形成でき、ビ
ツト線と同様にアルミニウム配線層を用いること
ができる。したがつて、スイツチMISFETのゲ
ートは、ワード線のパターンニンング工程で形成
することができ、また、スイツチMISFETに対
する接地点はビツト線のパターンクリーニング工
程で形成することができる。 スイツチMISFETを構成する半導体領域は、
メモリアレイのパターンの規則性を損なうことな
く形成できる。そのため、この実施例において
は、スイツチMISFETをメモリアレイ部の任意
の箇所に挿入することができるという利点を有
し、集積度を損こともない。 なお、これらの半導体装置は、前記説明した半
導体製造方法で形成できるものである。 このようなスイツチMISFETをメモリアレイ
部に設ける理由が、前記のようにチヤンネルリー
ク電流を防止するためのものであるので、この実
施例のスイツチMISFETには、基板表面のメモ
リ素子のチヤンネル方向に沿つて設けられた高速
書き込みのためのp++型領域のような領域は設け
られない。チヤンネルリーク電流を防止する上記
のようなスイツチMISFETは、p++型領域を設け
ないようなメモリ素子を使用するEPROM装置に
も広く適用することができる。
第１図はEPROM装置全体のブロツク図、第２
図はその要部具体的回路図、第３図は、センスア
ンプの具体的回路図、第４図、第５図は、それぞ
れ書き込み回路の変形例を示す回路図、第６Ａ図
は、不揮発性メモリ素子の平面図、第６Ｂ図はそ
のＢ―B′視断面図、第６Ｃ図はそのＡ―A′視断
面図、第７図ａ〜ｆは、EPROM装置の製造方法
を説明する工程断面図、第８Ａ図はツエナーダイ
オードの構造断面図、第８Ｂ図は、その平面図、
第９Ａ図はスイツチMISFETを含むメモリアレ
イの一部平面図、第９Ｂ図はそのＡ―A′視断面
図である。 １…基板、２…フイールドSiO2膜、３…ゲー
トSiO2膜、４Ｓ…ソース、４D…ドレイン、４ａ，
４ｂ…n+層、５ａ，５ｂ…層間絶縁膜、６…ア
ルミニウム配線、７ａ…p++層、７…p+層（チヤ
ンネルストツパー）、FG…フローテイングゲー
ト、CG…コントロールゲート、ADB1…Ｘアド
レスバツフア回路、ADB2…Ｙアドレスバツフア
回路、Ｘ―DEC…Ｘデコーダ回路、Ｙ―DEC1，
Ｙ―DEC2…Ｙデコーダ回路、MAR0〜MAR7…
メモリアレイ、CS0〜CS7…カラムスイツチ回路、
Ｒ／W0〜Ｒ／W7…読み出し書き込み回路、
CONT…制御回路、OUT…出力バツフア回路、
LC…ラツチ回路。
図はその要部具体的回路図、第３図は、センスア
ンプの具体的回路図、第４図、第５図は、それぞ
れ書き込み回路の変形例を示す回路図、第６Ａ図
は、不揮発性メモリ素子の平面図、第６Ｂ図はそ
のＢ―B′視断面図、第６Ｃ図はそのＡ―A′視断
面図、第７図ａ〜ｆは、EPROM装置の製造方法
を説明する工程断面図、第８Ａ図はツエナーダイ
オードの構造断面図、第８Ｂ図は、その平面図、
第９Ａ図はスイツチMISFETを含むメモリアレ
イの一部平面図、第９Ｂ図はそのＡ―A′視断面
図である。 １…基板、２…フイールドSiO2膜、３…ゲー
トSiO2膜、４Ｓ…ソース、４D…ドレイン、４ａ，
４ｂ…n+層、５ａ，５ｂ…層間絶縁膜、６…ア
ルミニウム配線、７ａ…p++層、７…p+層（チヤ
ンネルストツパー）、FG…フローテイングゲー
ト、CG…コントロールゲート、ADB1…Ｘアド
レスバツフア回路、ADB2…Ｙアドレスバツフア
回路、Ｘ―DEC…Ｘデコーダ回路、Ｙ―DEC1，
Ｙ―DEC2…Ｙデコーダ回路、MAR0〜MAR7…
メモリアレイ、CS0〜CS7…カラムスイツチ回路、
Ｒ／W0〜Ｒ／W7…読み出し書き込み回路、
CONT…制御回路、OUT…出力バツフア回路、
LC…ラツチ回路。
Claims (1)
- 【特許請求の範囲】 １ コントロールゲートがワード線に結合された
不揮発性メモリ素子と、ドレインソース通路が上
記不揮発性メモリ素子のソース電極と基準電位点
との間に結合されかつゲートが上記ワード線に結
合されたスイツチMISFETとを備えてなること
を特徴とするEPROM装置。 ２ コントロールゲートがワード線に共通に結合
されかつソース電極が互いに共通接続された複数
の不揮発性メモリ素子と、ドレインソース通路が
上記複数の不揮発性メモリ素子のソース電極と基
準電位点との間に結合されかつゲートが上記ワー
ド線に結合されたスイツチMISFETとを備えて
なることを特徴とするEPROM装置。 ３ コントロールゲートが第１ワード線に共通に
結合された第１の複数の不揮発性メモリ素子と、
コントロールゲートが第２ワード線に共通に結合
されかつソース電極が上記第１の複数の不揮発性
メモリ素子のソース電極とともに共通結合された
第２の複数の不揮発性メモリ素子と、ドレインソ
ース通路が上記ソース電極と基準電位点との間に
結合されかつゲートが上記第１ワード線に結合さ
れた第１のスイツチMISFETと、ドレインソー
ス通路が上記ソース電極と上記基準電位点との間
に結合されかつゲートが上記第２ワード線に結合
された第２のスイツチMISFETとを備えてなる
ことを特徴とするEPROM装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051240A JPS57193066A (en) | 1982-03-31 | 1982-03-31 | Eprom device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051240A JPS57193066A (en) | 1982-03-31 | 1982-03-31 | Eprom device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7651981A Division JPS57192067A (en) | 1981-05-22 | 1981-05-22 | Erasable and programmable read only memory unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57193066A JPS57193066A (en) | 1982-11-27 |
| JPH0157508B2 true JPH0157508B2 (ja) | 1989-12-06 |
Family
ID=12881416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57051240A Granted JPS57193066A (en) | 1982-03-31 | 1982-03-31 | Eprom device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57193066A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715798B2 (ja) * | 1983-02-23 | 1995-02-22 | 株式会社東芝 | 半導体記憶装置 |
| US4566080A (en) * | 1983-07-11 | 1986-01-21 | Signetics Corporation | Byte wide EEPROM with individual write circuits |
| JPH0666116B2 (ja) * | 1983-09-28 | 1994-08-24 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0793037B2 (ja) * | 1988-11-21 | 1995-10-09 | 三菱電機株式会社 | 半導体記憶装置 |
| US5126808A (en) * | 1989-10-23 | 1992-06-30 | Advanced Micro Devices, Inc. | Flash EEPROM array with paged erase architecture |
-
1982
- 1982-03-31 JP JP57051240A patent/JPS57193066A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57193066A (en) | 1982-11-27 |
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