JP2653632B2 - マスクｌｄｄ構造のｍｏｓ型半導体装置の製造方法 - Google Patents
マスクｌｄｄ構造のｍｏｓ型半導体装置の製造方法Info
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- JP2653632B2 JP2653632B2 JP5327531A JP32753193A JP2653632B2 JP 2653632 B2 JP2653632 B2 JP 2653632B2 JP 5327531 A JP5327531 A JP 5327531A JP 32753193 A JP32753193 A JP 32753193A JP 2653632 B2 JP2653632 B2 JP 2653632B2
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Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型半導体装置
の製造方法に係り、特に素子の微細化が図られ、チャネ
ル長が極めて短くされたいわゆるショートチャネルトラ
ンジスタを備えたＭＯＳ型半導体装置の製造方法に関す
る。
の製造方法に係り、特に素子の微細化が図られ、チャネ
ル長が極めて短くされたいわゆるショートチャネルトラ
ンジスタを備えたＭＯＳ型半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】最近のＭＯＳ型半導体装置では、動作速
度の高速化、素子の微細化などの目的により、内蔵され
るＭＯＳ型トランジスタの実効チャネル長が縮小化され
る傾向にある。ところが、このような半導体装置では、
実効チャネル長の縮小に伴い、トランジスタのコンダク
タンスの低下や閾値電圧の増大により、信頼性が低下す
るという問題が生じてきている。このような現象は、実
効チャネル長の縮小に伴い、ドレイン近傍で電界が集中
して電界強度が増大し、この電界によって加速されて高
いエネルギーが蓄積された電子がゲート絶縁膜中にトラ
ップされることにより発生する。
度の高速化、素子の微細化などの目的により、内蔵され
るＭＯＳ型トランジスタの実効チャネル長が縮小化され
る傾向にある。ところが、このような半導体装置では、
実効チャネル長の縮小に伴い、トランジスタのコンダク
タンスの低下や閾値電圧の増大により、信頼性が低下す
るという問題が生じてきている。このような現象は、実
効チャネル長の縮小に伴い、ドレイン近傍で電界が集中
して電界強度が増大し、この電界によって加速されて高
いエネルギーが蓄積された電子がゲート絶縁膜中にトラ
ップされることにより発生する。
【０００３】このための対策として従来では、ＬＤＤ
（ライト・ドープト・ドレイン）構造などに代表される
二重拡散構造のドレイン領域を持つトランジスタが採用
されている。このトランジスタは例えばＮチャネルの場
合、ドレイン領域を高濃度のＮ+領域と低濃度のＮ-領域
とで構成し、高濃度のＮ+領域をゲート電極から遠ざけ
ることにより、前記のような電界の集中を抑制してショ
ートチャネルトランジスタの信頼性の向上を図るように
している。
（ライト・ドープト・ドレイン）構造などに代表される
二重拡散構造のドレイン領域を持つトランジスタが採用
されている。このトランジスタは例えばＮチャネルの場
合、ドレイン領域を高濃度のＮ+領域と低濃度のＮ-領域
とで構成し、高濃度のＮ+領域をゲート電極から遠ざけ
ることにより、前記のような電界の集中を抑制してショ
ートチャネルトランジスタの信頼性の向上を図るように
している。
【０００４】このようなＬＤＤ構造のトランジスタの代
表的な製造方法として、ＥＰＲＯＭ（データの消去が可
能なプログラマブルＲＯＭ）で従来から用いられている
マスクによるＬＤＤ法（以下、マスクＬＤＤ法と称す
る）と、ＣＶＤ法（化学的気相成長法）によって形成し
たマスクを用いる方法（以下、ＣＶＤマスク法と称す
る）とがある。
表的な製造方法として、ＥＰＲＯＭ（データの消去が可
能なプログラマブルＲＯＭ）で従来から用いられている
マスクによるＬＤＤ法（以下、マスクＬＤＤ法と称す
る）と、ＣＶＤ法（化学的気相成長法）によって形成し
たマスクを用いる方法（以下、ＣＶＤマスク法と称す
る）とがある。
【０００５】前者のマスクＬＤＤ法は、予めドレイン領
域側のチャネル領域と接する部分に低濃度の不純物拡散
領域を形成しておき、次に上記低濃度不純物拡散領域の
一部が覆われるようにフォトレジストを選択的に残し、
このフォトレジストと多結晶シリコンゲート及びフィー
ルド絶縁膜をマスクとして用いて高濃度の不純物拡散を
行なうことにより、ソース、ドレイン側に高濃度不純物
拡散領域を形成するものである。なお、このマスクＬＤ
Ｄ法によって形成されたＭＯＳ型半導体装置を特にマス
クＬＤＤ構造のＭＯＳ型半導体装置と称する。
域側のチャネル領域と接する部分に低濃度の不純物拡散
領域を形成しておき、次に上記低濃度不純物拡散領域の
一部が覆われるようにフォトレジストを選択的に残し、
このフォトレジストと多結晶シリコンゲート及びフィー
ルド絶縁膜をマスクとして用いて高濃度の不純物拡散を
行なうことにより、ソース、ドレイン側に高濃度不純物
拡散領域を形成するものである。なお、このマスクＬＤ
Ｄ法によって形成されたＭＯＳ型半導体装置を特にマス
クＬＤＤ構造のＭＯＳ型半導体装置と称する。
【０００６】他方、後者のＣＶＤマスク法は、多結晶シ
リコンゲート形成の際にその周囲に残されるシリコン酸
化膜をマスクとして用いて高濃度の不純物拡散を行なう
ことにより、ソース、ドレイン側に高濃度不純物拡散領
域を形成し、次に多結晶シリコンゲートの周囲に残され
たシリコン酸化膜をＲＩＥ（反応性イオンエッチング）
でエッチングすることにより、このシリコン酸化膜を多
結晶シリコンゲートの側壁のみに残し、さらにＮ+イオ
ンの注入によりソース、ドレインの両方に低濃度不純物
拡散領域を形成するものである。
リコンゲート形成の際にその周囲に残されるシリコン酸
化膜をマスクとして用いて高濃度の不純物拡散を行なう
ことにより、ソース、ドレイン側に高濃度不純物拡散領
域を形成し、次に多結晶シリコンゲートの周囲に残され
たシリコン酸化膜をＲＩＥ（反応性イオンエッチング）
でエッチングすることにより、このシリコン酸化膜を多
結晶シリコンゲートの側壁のみに残し、さらにＮ+イオ
ンの注入によりソース、ドレインの両方に低濃度不純物
拡散領域を形成するものである。
【０００７】ところで、集積回路などにおいてマスクＬ
ＤＤ法を用いてＬＤＤ構造のトランジスタを複数形成す
る場合、フォトレジストマスクがずれて形成されると、
それぞれのトランジスタのドレイン抵抗にばらつきが発
生してしまうという問題がある。例えば図９のパターン
平面図に示すように、４個のトランジスタＴＲ１ないし
ＴＲ４を形成する際に、図中の破線で示される高濃度の
不純物拡散用のフォトレジストマスクＭ１ないしＭ４が
それぞれ正規の位置から図中の左側にずれて形成されて
いる場合、トランジスタＴＲ３とＴＲ４では問題はない
が、トランジスタＴＲ１とＴＲ２ではドレインＤ側の低
濃度不純物拡散領域がずれて形成される。すなわち、ト
ランジスタＴＲ１ではドレインＤ側の低濃度不純物拡散
領域の面積が正規の面積よりも広くなり、ドレイン抵抗
が増大する。これに対し、トランジスタＴＲ２ではドレ
インＤ側の低濃度不純物拡散領域の面積が正規の面積よ
りも狭くなり、ドレイン抵抗が減少する。なお、図９で
各トランジスタのソースは符号のＳで示されている。
ＤＤ法を用いてＬＤＤ構造のトランジスタを複数形成す
る場合、フォトレジストマスクがずれて形成されると、
それぞれのトランジスタのドレイン抵抗にばらつきが発
生してしまうという問題がある。例えば図９のパターン
平面図に示すように、４個のトランジスタＴＲ１ないし
ＴＲ４を形成する際に、図中の破線で示される高濃度の
不純物拡散用のフォトレジストマスクＭ１ないしＭ４が
それぞれ正規の位置から図中の左側にずれて形成されて
いる場合、トランジスタＴＲ３とＴＲ４では問題はない
が、トランジスタＴＲ１とＴＲ２ではドレインＤ側の低
濃度不純物拡散領域がずれて形成される。すなわち、ト
ランジスタＴＲ１ではドレインＤ側の低濃度不純物拡散
領域の面積が正規の面積よりも広くなり、ドレイン抵抗
が増大する。これに対し、トランジスタＴＲ２ではドレ
インＤ側の低濃度不純物拡散領域の面積が正規の面積よ
りも狭くなり、ドレイン抵抗が減少する。なお、図９で
各トランジスタのソースは符号のＳで示されている。
【０００８】他方、ＣＶＤマスク法を用いて複数のＬＤ
Ｄ構造トランジスタを形成する場合にも、プロセス上の
問題により、ドレイン側とソース側の低濃度不純物拡散
領域の面積が異なって形成されるので、ドレイン側とソ
ース側とで抵抗にばらつきが生じるという問題がある。
Ｄ構造トランジスタを形成する場合にも、プロセス上の
問題により、ドレイン側とソース側の低濃度不純物拡散
領域の面積が異なって形成されるので、ドレイン側とソ
ース側とで抵抗にばらつきが生じるという問題がある。
【０００９】ところで、カレントミラー回路などのよう
にトランジスタ相互間で高い対称性を必要とする回路で
は、従来のＬＤＤ構造のトランジスタを使用すると、ト
ランジスタのコンダクタンスのばらつきにより、精度が
低下するという問題が発生する。
にトランジスタ相互間で高い対称性を必要とする回路で
は、従来のＬＤＤ構造のトランジスタを使用すると、ト
ランジスタのコンダクタンスのばらつきにより、精度が
低下するという問題が発生する。
【００１０】
【発明が解決しようとする課題】このように従来のＬＤ
Ｄ構造のトランジスタでは製造時におけるマスクずれや
プロセス上の問題により、電気的特性にばらつきが生じ
るという欠点がある。この発明は上記のような事情を考
慮してなされたものであり、その目的は複数のトランジ
スタ相互間で電気的特性にばらつきが発生しないマスク
ＬＤＤ構造のＭＯＳ型半導体装置の製造方法を提供する
ことにある。
Ｄ構造のトランジスタでは製造時におけるマスクずれや
プロセス上の問題により、電気的特性にばらつきが生じ
るという欠点がある。この発明は上記のような事情を考
慮してなされたものであり、その目的は複数のトランジ
スタ相互間で電気的特性にばらつきが発生しないマスク
ＬＤＤ構造のＭＯＳ型半導体装置の製造方法を提供する
ことにある。
【００１１】
【課題を解決するための手段】この発明のマスクＬＤＤ
構造のＭＯＳ型半導体装置の製造方法は、第１導電型の
半導体基体上にフィールド絶縁膜を形成する工程と、上
記基体上に所定の距離を隔てて、かつ互いに電気的に接
続された第１ゲート電極と第２ゲート電極を形成する工
程と、上記フィールド絶縁膜及び上記第１、第２ゲート
電極をマスクとして用いて上記基体内に第２導電型の不
純物を低濃度に拡散させて、一列に配列された第２導電
型の第１、第２及び第３半導体領域を形成する工程と、
上記第１半導体領域の上記第１ゲート電極側の一部と上
記第３半導体領域の上記第２ゲート電極側の一部、又は
上記第２半導体領域の上記第１ゲート電極側の一部と第
２ゲート電極側の一部をそれぞれ覆うようにフォトレジ
スト膜を選択的に残す工程と、上記第１、第２ゲート電
極、上記フォトレジスト膜及び上記フィールド絶縁膜を
マスクとして用いて上記基体内に第２導電型の不純物を
高濃度に拡散させて、上記第１半導体領域内及び第３半
導体領域内に高濃度ドレイン領域を形成すると共に上記
フォトレジスト膜で覆われた上記第１半導体領域及び第
３半導体領域を低濃度ドレイン領域として残しかつ上記
第２半導体領域に高濃度ソース領域を形成する、又は上
記第２半導体領域内に高濃度ドレイン領域を形成すると
共に上記フォトレジスト膜で覆われた上記第２半導体領
域を低濃度ドレイン領域として残しかつ上記第１半導体
領域内及び第３半導体領域内に高濃度ソース領域を形成
する工程と、上記第１半導体領域内及び第３半導体領域
内に形成された高濃度ドレイン領域どうしを電気的に接
続する、又は上記第１半導体領域内及び第３半導体領域
内に形成された高濃度ソース領域どうしを電気的に接続
する工程とを具備したことを特徴とする。
構造のＭＯＳ型半導体装置の製造方法は、第１導電型の
半導体基体上にフィールド絶縁膜を形成する工程と、上
記基体上に所定の距離を隔てて、かつ互いに電気的に接
続された第１ゲート電極と第２ゲート電極を形成する工
程と、上記フィールド絶縁膜及び上記第１、第２ゲート
電極をマスクとして用いて上記基体内に第２導電型の不
純物を低濃度に拡散させて、一列に配列された第２導電
型の第１、第２及び第３半導体領域を形成する工程と、
上記第１半導体領域の上記第１ゲート電極側の一部と上
記第３半導体領域の上記第２ゲート電極側の一部、又は
上記第２半導体領域の上記第１ゲート電極側の一部と第
２ゲート電極側の一部をそれぞれ覆うようにフォトレジ
スト膜を選択的に残す工程と、上記第１、第２ゲート電
極、上記フォトレジスト膜及び上記フィールド絶縁膜を
マスクとして用いて上記基体内に第２導電型の不純物を
高濃度に拡散させて、上記第１半導体領域内及び第３半
導体領域内に高濃度ドレイン領域を形成すると共に上記
フォトレジスト膜で覆われた上記第１半導体領域及び第
３半導体領域を低濃度ドレイン領域として残しかつ上記
第２半導体領域に高濃度ソース領域を形成する、又は上
記第２半導体領域内に高濃度ドレイン領域を形成すると
共に上記フォトレジスト膜で覆われた上記第２半導体領
域を低濃度ドレイン領域として残しかつ上記第１半導体
領域内及び第３半導体領域内に高濃度ソース領域を形成
する工程と、上記第１半導体領域内及び第３半導体領域
内に形成された高濃度ドレイン領域どうしを電気的に接
続する、又は上記第１半導体領域内及び第３半導体領域
内に形成された高濃度ソース領域どうしを電気的に接続
する工程とを具備したことを特徴とする。
【００１２】
【作用】この発明のマスクＬＤＤ構造のＭＯＳ型半導体
装置の製造方法では、ＬＤＤ構造トランジスタのドレイ
ン領域の低濃度拡散領域を１個のトランジスタについて
２箇所設けることにより、製造時におけるマスクずれや
プロセス上の問題により、この低濃度拡散領域が正規の
位置からずれて形成されたとしても、この位置ずれに伴
うドレイン抵抗の減少分と増大分が互いに打ち消され
る。
装置の製造方法では、ＬＤＤ構造トランジスタのドレイ
ン領域の低濃度拡散領域を１個のトランジスタについて
２箇所設けることにより、製造時におけるマスクずれや
プロセス上の問題により、この低濃度拡散領域が正規の
位置からずれて形成されたとしても、この位置ずれに伴
うドレイン抵抗の減少分と増大分が互いに打ち消され
る。
【００１３】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の方法によって製造される
ＭＯＳ型半導体装置の構成を示すものであり、（ａ）は
パターン平面図、（ｂ）は概略的な断面図である。図に
おいて、11は例えばＰ型のシリコン半導体基板である。
この基板11内にはＮ型不純物を比較的高濃度に、例えば
1020ｃｍ-3程度含むＮ+型半導体領域12、13、14が互い
に分離しかつ一例に配列して設けられている。上記Ｎ+
型半導体領域12と13相互間の基板表面上及びＮ+型半導
体領域13と14相互間の基板表面上には、ゲート絶縁層15
と多結晶シリコン層16の積層構造からなるゲート電極17
が連続して設けられている。また、上記Ｎ+型半導体領
域12のゲート電極17側にはＮ型不純物を比較的低濃度
に、例えば1018ｃｍ-3程度含むＮ-型半導体領域18が、
Ｎ+型半導体領域14のゲート電極17側には上記Ｎ-型半導
体領域18と同程度のＮ型不純物を含むＮ-型半導体領域1
9がそれぞれ設けられている。Ｎ+型半導体領域12及びＮ
-型半導体領域18と上記Ｎ+型半導体領域14及びＮ-型半
導体領域19とは図１の（ａ）中に破線を施したアルミニ
ウムなどで構成された配線20で接続されている。また、
Ｎ+型半導体領域13の表面にはアルミニウムなどで構成
された電極21が設けられている。
り説明する。図１はこの発明の方法によって製造される
ＭＯＳ型半導体装置の構成を示すものであり、（ａ）は
パターン平面図、（ｂ）は概略的な断面図である。図に
おいて、11は例えばＰ型のシリコン半導体基板である。
この基板11内にはＮ型不純物を比較的高濃度に、例えば
1020ｃｍ-3程度含むＮ+型半導体領域12、13、14が互い
に分離しかつ一例に配列して設けられている。上記Ｎ+
型半導体領域12と13相互間の基板表面上及びＮ+型半導
体領域13と14相互間の基板表面上には、ゲート絶縁層15
と多結晶シリコン層16の積層構造からなるゲート電極17
が連続して設けられている。また、上記Ｎ+型半導体領
域12のゲート電極17側にはＮ型不純物を比較的低濃度
に、例えば1018ｃｍ-3程度含むＮ-型半導体領域18が、
Ｎ+型半導体領域14のゲート電極17側には上記Ｎ-型半導
体領域18と同程度のＮ型不純物を含むＮ-型半導体領域1
9がそれぞれ設けられている。Ｎ+型半導体領域12及びＮ
-型半導体領域18と上記Ｎ+型半導体領域14及びＮ-型半
導体領域19とは図１の（ａ）中に破線を施したアルミニ
ウムなどで構成された配線20で接続されている。また、
Ｎ+型半導体領域13の表面にはアルミニウムなどで構成
された電極21が設けられている。
【００１４】このような構成の半導体装置は、Ｎ+型半
導体領域12とＮ-型半導体領域18、Ｎ+型半導体領域14と
Ｎ-型半導体領域19をそれぞれ分割されたドレイン領
域、Ｎ+型半導体領域13をソース領域とするＭＯＳトラ
ンジスタである。このトランジスタはドレイン領域を二
つに分割することにより実質的にチャネル幅が二つに分
割され、それぞれのドレイン領域が高濃度の不純物拡散
領域（領域12、14）と低濃度の不純物拡散領域（領域1
8、19）とから構成されたＬＤＤ構造にされている。
導体領域12とＮ-型半導体領域18、Ｎ+型半導体領域14と
Ｎ-型半導体領域19をそれぞれ分割されたドレイン領
域、Ｎ+型半導体領域13をソース領域とするＭＯＳトラ
ンジスタである。このトランジスタはドレイン領域を二
つに分割することにより実質的にチャネル幅が二つに分
割され、それぞれのドレイン領域が高濃度の不純物拡散
領域（領域12、14）と低濃度の不純物拡散領域（領域1
8、19）とから構成されたＬＤＤ構造にされている。
【００１５】このような構成の半導体装置によれば、Ｎ
-型半導体領域18、19を形成する際に使用される、前記
マスクＬＤＤ法による拡散用マスクが正規の位置からず
れて形成された場合でも、トランジスタとしてのコンダ
クタンスは変動しない。例えば、拡散用マスクがずれ、
これにより一方のＮ-型半導体領域18の面積が正規より
も広く形成されたようなとき、領域12と18とからなるド
レイン領域ではドレイン抵抗が増大する。ところが、拡
散用マスクのずれは他方のＮ-型半導体領域19側でも同
じ方向で同程度に起こる。このため、このＮ-型半導体
領域19では領域18とは逆に面積が正規よりも狭く形成さ
れる。これにより、領域14と19とからなるドレイン領域
ではドレイン抵抗が減少する。そして、上記両ドレイン
領域におけるドレイン抵抗の増大部と減少分とは等し
い。このため、このトランジスタ全体で見れば、上記拡
散用マスクのずれによるドレイン抵抗の増減は生じな
い。従って、このような構成のトランジスタを複数個、
集積する場合でも個々のトランジスタの電気的特性、特
にコンダクタンスをほぼ等しくすることができる。
-型半導体領域18、19を形成する際に使用される、前記
マスクＬＤＤ法による拡散用マスクが正規の位置からず
れて形成された場合でも、トランジスタとしてのコンダ
クタンスは変動しない。例えば、拡散用マスクがずれ、
これにより一方のＮ-型半導体領域18の面積が正規より
も広く形成されたようなとき、領域12と18とからなるド
レイン領域ではドレイン抵抗が増大する。ところが、拡
散用マスクのずれは他方のＮ-型半導体領域19側でも同
じ方向で同程度に起こる。このため、このＮ-型半導体
領域19では領域18とは逆に面積が正規よりも狭く形成さ
れる。これにより、領域14と19とからなるドレイン領域
ではドレイン抵抗が減少する。そして、上記両ドレイン
領域におけるドレイン抵抗の増大部と減少分とは等し
い。このため、このトランジスタ全体で見れば、上記拡
散用マスクのずれによるドレイン抵抗の増減は生じな
い。従って、このような構成のトランジスタを複数個、
集積する場合でも個々のトランジスタの電気的特性、特
にコンダクタンスをほぼ等しくすることができる。
【００１６】図２はこの発明の方法で製造される半導体
装置他の構成を示すものであり、（ａ）はパターン平面
図、（ｂ）は概略的な断面図である。なお、図２におい
て上記図１と対応する箇所には同じ符号を用いてその説
明は省略する。この半導体装置が上記図１のものと異な
っているところは、上記Ｎ+型半導体領域13の両ゲート
電極17側に低濃度のＮ-型半導体領域22、23それぞれを
設けるようにした点である。
装置他の構成を示すものであり、（ａ）はパターン平面
図、（ｂ）は概略的な断面図である。なお、図２におい
て上記図１と対応する箇所には同じ符号を用いてその説
明は省略する。この半導体装置が上記図１のものと異な
っているところは、上記Ｎ+型半導体領域13の両ゲート
電極17側に低濃度のＮ-型半導体領域22、23それぞれを
設けるようにした点である。
【００１７】このような構成の半導体装置は、Ｎ+型半
導体領域12とＮ+型半導体領域14とをそれぞれ分割され
たソース領域、Ｎ+型半導体領域13及びＮ-型半導体領域
22と23をドレイン領域とするＭＯＳトランジスタであ
る。すなわち、このトランジスタの場合にはソース領域
を二つに分割することにより実質的にチャネル幅が二つ
に分割され、各ソース領域と対をなすドレイン領域が高
濃度の不純物拡散領域（領域13）及び低濃度の不純物拡
散領域（領域22、23）とから構成されたＬＤＤ構造にさ
れている。
導体領域12とＮ+型半導体領域14とをそれぞれ分割され
たソース領域、Ｎ+型半導体領域13及びＮ-型半導体領域
22と23をドレイン領域とするＭＯＳトランジスタであ
る。すなわち、このトランジスタの場合にはソース領域
を二つに分割することにより実質的にチャネル幅が二つ
に分割され、各ソース領域と対をなすドレイン領域が高
濃度の不純物拡散領域（領域13）及び低濃度の不純物拡
散領域（領域22、23）とから構成されたＬＤＤ構造にさ
れている。
【００１８】このような構成の半導体装置においても、
上記図１の装置の場合と同様の理由により、Ｎ-型半導
体領域22、23を形成する際に使用される拡散用マスクが
正規の位置からずれて形成された場合でも、トランジス
タとしてのコンダクタンスは変動しない。従って、この
ような構成のトランジスタを複数個、集積する場合でも
個々のトランジスタの電気的特性、特にコンダクタンス
をほぼ等しくすることができる。
上記図１の装置の場合と同様の理由により、Ｎ-型半導
体領域22、23を形成する際に使用される拡散用マスクが
正規の位置からずれて形成された場合でも、トランジス
タとしてのコンダクタンスは変動しない。従って、この
ような構成のトランジスタを複数個、集積する場合でも
個々のトランジスタの電気的特性、特にコンダクタンス
をほぼ等しくすることができる。
【００１９】図３は上記図１の半導体装置の製造工程を
順次示す断面図であり、この半導体装置は以下のような
方法により製造される。まず、図３の（ａ）に示すよう
に、Ｐ型シリコン基板11の表面を選択的に酸化してフィ
ールド絶縁膜24を形成し、この後、周知技術によりゲー
ト電極17を形成する。次にこのゲート電極17とフィール
ド絶縁膜24をマスクとして用いて拡散を行ない、低濃度
のＮ-型半導体領域25、26、27を形成する。このとき、
ゲート電極17は所定の距離を隔てて２つの部分に別れて
いるが、前記図１（ａ）に示すように両部分は接続され
ており、互いに電気的に接続された状態となっている。
順次示す断面図であり、この半導体装置は以下のような
方法により製造される。まず、図３の（ａ）に示すよう
に、Ｐ型シリコン基板11の表面を選択的に酸化してフィ
ールド絶縁膜24を形成し、この後、周知技術によりゲー
ト電極17を形成する。次にこのゲート電極17とフィール
ド絶縁膜24をマスクとして用いて拡散を行ない、低濃度
のＮ-型半導体領域25、26、27を形成する。このとき、
ゲート電極17は所定の距離を隔てて２つの部分に別れて
いるが、前記図１（ａ）に示すように両部分は接続され
ており、互いに電気的に接続された状態となっている。
【００２０】次に（ｂ）に示すように、上記Ｎ-型半導
体領域25のゲート電極17側の一部及びＮ-型半導体領域2
7のゲート電極17側の一部を覆うようにフォトレジスト
膜28を選択的に残す。
体領域25のゲート電極17側の一部及びＮ-型半導体領域2
7のゲート電極17側の一部を覆うようにフォトレジスト
膜28を選択的に残す。
【００２１】次に（ｃ）に示すように、上記ゲート電極
17、フォトレジスト膜28及びフィールド絶縁膜24をマス
クとして用いて高濃度の拡散を行ない、前記Ｎ+型半導
体領域12、13、14を形成する。このとき、フォトレジス
ト膜28で覆われているＮ-型半導体領域は前記領域18、1
9として残る。この後、上記フォトレジスト膜28を除去
し、図１に示すようにアルミニウムによる配線を用いて
領域12、18と領域14、19とを接続する。
17、フォトレジスト膜28及びフィールド絶縁膜24をマス
クとして用いて高濃度の拡散を行ない、前記Ｎ+型半導
体領域12、13、14を形成する。このとき、フォトレジス
ト膜28で覆われているＮ-型半導体領域は前記領域18、1
9として残る。この後、上記フォトレジスト膜28を除去
し、図１に示すようにアルミニウムによる配線を用いて
領域12、18と領域14、19とを接続する。
【００２２】図４及び図５はそれぞれ、この発明の方法
で製造される他の半導体装置の構成を示すパターン平面
図である。上記図１及び図２の半導体装置はドレイン領
域もしくはソース領域を二つに分割してチャネル幅を実
質的に二つに分割した場合のものであるが、この発明の
方法はチャネル幅を複数個に分割するものであり、図４
及び図５の半導体装置ではチャネル幅を四つに分割して
いる。
で製造される他の半導体装置の構成を示すパターン平面
図である。上記図１及び図２の半導体装置はドレイン領
域もしくはソース領域を二つに分割してチャネル幅を実
質的に二つに分割した場合のものであるが、この発明の
方法はチャネル幅を複数個に分割するものであり、図４
及び図５の半導体装置ではチャネル幅を四つに分割して
いる。
【００２３】図４において、31はゲート電極、32は高濃
度拡散領域33と低濃度拡散領域34とからなるドレイン領
域、35はソース領域、36は高濃度拡散領域37と二つの低
濃度拡散領域38、39とからなるドレイン領域、40はソー
ス領域、41は高濃度拡散領域42と低濃度拡散領域43とか
らなるドレイン領域である。
度拡散領域33と低濃度拡散領域34とからなるドレイン領
域、35はソース領域、36は高濃度拡散領域37と二つの低
濃度拡散領域38、39とからなるドレイン領域、40はソー
ス領域、41は高濃度拡散領域42と低濃度拡散領域43とか
らなるドレイン領域である。
【００２４】他方、図５において、51はゲート電極、52
はソース領域、53はは高濃度拡散領域54と二つの低濃度
拡散領域55、56とからなるドレイン領域、57はソース領
域、58は高濃度拡散領域59と二つの低濃度拡散領域60、
61とからなるドレイン領域、62はソース領域である。
はソース領域、53はは高濃度拡散領域54と二つの低濃度
拡散領域55、56とからなるドレイン領域、57はソース領
域、58は高濃度拡散領域59と二つの低濃度拡散領域60、
61とからなるドレイン領域、62はソース領域である。
【００２５】すなわち、上記図４の半導体装置は前記図
１の半導体装置を二つ用意し、これを一列に並べたもの
であり、図５の半導体装置は前記図２の半導体装置を二
つ用意し、これを一列に並べたものである。
１の半導体装置を二つ用意し、これを一列に並べたもの
であり、図５の半導体装置は前記図２の半導体装置を二
つ用意し、これを一列に並べたものである。
【００２６】図６及び図７はそれぞれ上記方法で製造さ
れ半導体装置の応用例の構成を示す回路図である。図６
の回路は、ＰチャネルのＭＯＳ型トランジスタ71、72か
らなるカレントミラー型の負荷回路と、ＮチャネルのＭ
ＯＳ型トランジスタ73、74からなる駆動トランジスタと
で構成されている良く知られた差動増幅回路である。す
なわち、この差動増幅回路では、トランジスタ73、74の
両ゲートに供給される入力電圧Ｖin、／Ｖinの差に応じ
た電圧が出力電圧Ｖout として得られる。このような回
路では、駆動トランジスタであるトランジスタ73、74の
電気的特性、特にコンダクタンスを一致させることが重
要であり、この両トランジスタにこの発明の方法で製造
された半導体装置を使用すれば容易に特性を一致させる
ことができる。
れ半導体装置の応用例の構成を示す回路図である。図６
の回路は、ＰチャネルのＭＯＳ型トランジスタ71、72か
らなるカレントミラー型の負荷回路と、ＮチャネルのＭ
ＯＳ型トランジスタ73、74からなる駆動トランジスタと
で構成されている良く知られた差動増幅回路である。す
なわち、この差動増幅回路では、トランジスタ73、74の
両ゲートに供給される入力電圧Ｖin、／Ｖinの差に応じ
た電圧が出力電圧Ｖout として得られる。このような回
路では、駆動トランジスタであるトランジスタ73、74の
電気的特性、特にコンダクタンスを一致させることが重
要であり、この両トランジスタにこの発明の方法で製造
された半導体装置を使用すれば容易に特性を一致させる
ことができる。
【００２７】図７の回路はＥＰＲＯＭのデータ検出回路
部である。ＥＰＲＯＭにおけるデータの検出は、選択さ
れたメモリセルが接続されたビットラインの電位をバイ
アス回路により設定し、これをセンスアンプで基準電位
と比較することにより行われる。図７において、81及び
82はそれぞれメモリセル側及び基準電位発生側のバイア
ス回路であり、83はセンスアンプである。上記両バイア
ス回路81、82は同様な構成にされている。すなわち、イ
ンピーダンス素子84及び２個のトランジスタ85、86から
なり、電源ＶＤＤよりも低い電位ＶＥＥを発生するため
の回路と、電源ＶＤＤとビットライン87との間に挿入さ
れ上記電位ＶＥＥがゲートに供給されるトランジスタ88
と、ビットライン87と上記センスアンプ83の一方の入力
ライン89との間に挿入され上記電位ＶＥＥがゲートに供
給されるトランジスタ90と、電源ＶＤＤとセンスアンプ
83の上記入力ライン89との間に挿入されるインピーダン
ス素子91とから構成されている。
部である。ＥＰＲＯＭにおけるデータの検出は、選択さ
れたメモリセルが接続されたビットラインの電位をバイ
アス回路により設定し、これをセンスアンプで基準電位
と比較することにより行われる。図７において、81及び
82はそれぞれメモリセル側及び基準電位発生側のバイア
ス回路であり、83はセンスアンプである。上記両バイア
ス回路81、82は同様な構成にされている。すなわち、イ
ンピーダンス素子84及び２個のトランジスタ85、86から
なり、電源ＶＤＤよりも低い電位ＶＥＥを発生するため
の回路と、電源ＶＤＤとビットライン87との間に挿入さ
れ上記電位ＶＥＥがゲートに供給されるトランジスタ88
と、ビットライン87と上記センスアンプ83の一方の入力
ライン89との間に挿入され上記電位ＶＥＥがゲートに供
給されるトランジスタ90と、電源ＶＤＤとセンスアンプ
83の上記入力ライン89との間に挿入されるインピーダン
ス素子91とから構成されている。
【００２８】メモリセル側では、データの読み出し時
に、上記ビットライン87と接地電位ＶＳＳとの間にセル
選択用のトランジスタ92と不揮発性メモリセル93が直列
に挿入された状態になる。
に、上記ビットライン87と接地電位ＶＳＳとの間にセル
選択用のトランジスタ92と不揮発性メモリセル93が直列
に挿入された状態になる。
【００２９】基準電位発生側では、上記ビットライン87
に対応したバイアス回路82内のラインと接地電位ＶＳＳ
との間に、上記セル選択用トランジスタ92に対応し常時
導通状態にされているトランジスタ94とダミーセル95と
が直列に挿入されている。
に対応したバイアス回路82内のラインと接地電位ＶＳＳ
との間に、上記セル選択用トランジスタ92に対応し常時
導通状態にされているトランジスタ94とダミーセル95と
が直列に挿入されている。
【００３０】このようなデータ検出回路部では、メモリ
セル側のバイアス回路81と基準電位発生側のバイアス回
路82において、それぞれ対応するトランジスタの電気的
特性が一致している必要がある。そこで各トランジスタ
にこの発明の方法で製造された半導体装置を使用すれ
ば、それぞれの特性を容易に一致させることができる。
セル側のバイアス回路81と基準電位発生側のバイアス回
路82において、それぞれ対応するトランジスタの電気的
特性が一致している必要がある。そこで各トランジスタ
にこの発明の方法で製造された半導体装置を使用すれ
ば、それぞれの特性を容易に一致させることができる。
【００３１】図８はこの発明の他の実施例を示すもので
ある。上記実施例では１個のトランジスタでソース領域
もしくはドレイン領域を二つに分割する場合を説明した
が、ここではソース領域、ドレイン領域をそれぞれ一つ
のみ設け、ドレイン領域側にＬＤＤ構造を使用したもの
である。すなわち、この実施例では、複数個（図では３
個）のトランジスタＴＲ１ないしＴＲ３を形成する場合
に、それぞれのトランジスタのドレイン領域Ｄが全て同
じ方向となるように構成したものである。
ある。上記実施例では１個のトランジスタでソース領域
もしくはドレイン領域を二つに分割する場合を説明した
が、ここではソース領域、ドレイン領域をそれぞれ一つ
のみ設け、ドレイン領域側にＬＤＤ構造を使用したもの
である。すなわち、この実施例では、複数個（図では３
個）のトランジスタＴＲ１ないしＴＲ３を形成する場合
に、それぞれのトランジスタのドレイン領域Ｄが全て同
じ方向となるように構成したものである。
【００３２】このような構成によれば、製造時における
マスクずれやプロセス上の問題により、ドレイン領域Ｄ
の低濃度拡散領域Ｌが正規の位置からずれて形成された
としても、この位置ずれの方向及び量は全てのトランジ
スタについて同じである。従って、複数のトランジスタ
相互間の電気的特性のばらつきの発生が防止される。な
お、図８において各トランジスタのソース領域は符号の
Ｓで示されている。
マスクずれやプロセス上の問題により、ドレイン領域Ｄ
の低濃度拡散領域Ｌが正規の位置からずれて形成された
としても、この位置ずれの方向及び量は全てのトランジ
スタについて同じである。従って、複数のトランジスタ
相互間の電気的特性のばらつきの発生が防止される。な
お、図８において各トランジスタのソース領域は符号の
Ｓで示されている。
【００３３】
【発明の効果】以上、説明したようにこの発明によれ
ば、複数のトランジスタ相互間で電気的特性にばらつき
が発生しないマスクＬＤＤ構造のＭＯＳ型半導体装置の
製造方法を提供することができる。
ば、複数のトランジスタ相互間で電気的特性にばらつき
が発生しないマスクＬＤＤ構造のＭＯＳ型半導体装置の
製造方法を提供することができる。
【図１】この発明の方法で製造される半導体装置の構成
を示すパターン平面図及び断面図。
を示すパターン平面図及び断面図。
【図２】この発明の方法で製造される半導体装置の構成
を示すパターン平面図及び断面図。
を示すパターン平面図及び断面図。
【図３】この発明の製造方法を工程順に示す断面図。
【図４】この発明の方法で製造される半導体装置の構成
を示すパターン平面図。
を示すパターン平面図。
【図５】この発明の方法で製造される半導体装置の構成
を示すパターン平面図。
を示すパターン平面図。
【図６】この発明の方法で製造される半導体装置の応用
例の構成を示す回路図。
例の構成を示す回路図。
【図７】この発明の方法で製造される半導体装置の応用
例の構成を示す回路図。
例の構成を示す回路図。
【図８】この発明の方法で製造される半導体装置の構成
を示すパターン平面図。
を示すパターン平面図。
【図９】従来の半導体装置のパターン平面図。
11…Ｐ型のシリコン半導体基板、12，13，14…Ｎ+型半
導体領域、15…ゲート電極、16…多結晶シリコン層、17
…ゲート電極、18，19，22，23…Ｎ-型半導体領域。
導体領域、15…ゲート電極、16…多結晶シリコン層、17
…ゲート電極、18，19，22，23…Ｎ-型半導体領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 寿実夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 大塚 伸朗 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 吉川 邦良 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 亀井 貴 神奈川県川崎市川崎区東田町２番地11号 東芝マイコンエンジニアリング株式会 社内 (56)参考文献 特開 昭60−124871（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 第１導電型の半導体基体上にフィールド
絶縁膜を形成する工程と、 上記基体上に所定の距離を隔てて、かつ互いに電気的に
接続された第１ゲート電極と第２ゲート電極を形成する
工程と、 上記フィールド絶縁膜及び上記第１、第２ゲート電極を
マスクとして用いて上記基体内に第２導電型の不純物を
低濃度に拡散させて、一列に配列された第２導電型の第
１、第２及び第３半導体領域を形成する工程と、 上記第１半導体領域の上記第１ゲート電極側の一部と上
記第３半導体領域の上記第２ゲート電極側の一部、又は
上記第２半導体領域の上記第１ゲート電極側の一部と第
２ゲート電極側の一部をそれぞれ覆うようにフォトレジ
スト膜を選択的に残す工程と、 上記第１、第２ゲート電極、上記フォトレジスト膜及び
上記フィールド絶縁膜をマスクとして用いて上記基体内
に第２導電型の不純物を高濃度に拡散させて、上記第１
半導体領域内及び第３半導体領域内に高濃度ドレイン領
域を形成すると共に上記フォトレジスト膜で覆われた上
記第１半導体領域及び第３半導体領域を低濃度ドレイン
領域として残しかつ上記第２半導体領域に高濃度ソース
領域を形成する、又は上記第２半導体領域内に高濃度ド
レイン領域を形成すると共に上記フォトレジスト膜で覆
われた上記第２半導体領域を低濃度ドレイン領域として
残しかつ上記第１半導体領域内及び第３半導体領域内に
高濃度ソース領域を形成する工程と、上記第１半導体領域内及び第３半導体領域内に形成され
た高濃度ドレイン領域どうしを電気的に接続する、又は
上記第１半導体領域内及び第３半導体領域内に形成され
た高濃度ソース領域どうしを電気的に接続する工程と を
具備したことを特徴とするマスクＬＤＤ構造のＭＯＳ型
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327531A JP2653632B2 (ja) | 1993-12-24 | 1993-12-24 | マスクｌｄｄ構造のｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327531A JP2653632B2 (ja) | 1993-12-24 | 1993-12-24 | マスクｌｄｄ構造のｍｏｓ型半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61043751A Division JPS62200757A (ja) | 1986-02-28 | 1986-02-28 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06310528A JPH06310528A (ja) | 1994-11-04 |
| JP2653632B2 true JP2653632B2 (ja) | 1997-09-17 |
Family
ID=18200145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327531A Expired - Lifetime JP2653632B2 (ja) | 1993-12-24 | 1993-12-24 | マスクｌｄｄ構造のｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2653632B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5743456A (en) * | 1980-08-29 | 1982-03-11 | Fujitsu Ltd | Manufacture of cmos integrated circuit |
| JPS59119870A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60124871A (ja) * | 1983-12-09 | 1985-07-03 | Pioneer Electronic Corp | Ｍｏｓ−ｆｅｔ |
-
1993
- 1993-12-24 JP JP5327531A patent/JP2653632B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06310528A (ja) | 1994-11-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970415 |
|
| EXPY | Cancellation because of completion of term |