JPS6058556B2

JPS6058556B2 - 半導体記憶装置

Info

Publication number: JPS6058556B2
Application number: JP59137148A
Authority: JP
Inventors: 徳政安井; 真二清水; 光太郎西村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-07-04
Filing date: 1984-07-04
Publication date: 1985-12-20
Also published as: JPS6089888A

Description

【発明の詳細な説明】本発明は半導体装置に関し、特にＭＩＳＦＥＴ型半導
体装置によつて構成したＦｌｉｐ−Ｆｌｏｐ型の半導体
記憶装置に向けられた発明である。

半導体メモリデバイスとして、４つのＭＩＳＦＥＴより成るフリップフロップ型のダイナミッ
クメモリ方式の半導体メモリデバイス米国特許第３５４
１５８時によつて知られている。

このダイナミック方式の半導体記憶装置は常に電源から
電流を流して情報を保持するものではないため無駄。な
消費電力が生じない。また、メモリセルの面積も小さ
く出来る。しかしながら、リークによつて記憶情報が消
失するので定期的にリフレッシュを行う必要がある。こ
のため、複雑なリフレッシュの周辺回路が必要となる。
一方、スタチツクメモリ方式の半導体メモリデバイス
においては、負荷用ＭＩＳＦＥＴと駆動用ＭＩＳＦＥＴ
とから成る２つのインバータ回路がクロスカップルされ
て成るフリップフロップ型のメモリデバイスが米国特許
第３５６０７６４号によつて知”られている。

この種のメモリデバイスは上述したダイナミックメモリ
方式の半導体メモリデバイスで用いられるリフレッシュ
回路が不要である。しカルながら、消費電力が大きい。
この消費電力を小さくするためにはメモリデバイスの負
荷用ＭＩＳＦＥＴにおけるチャンネル導電率β（チャン
ネル幅Ｗ／チャンネル長１）を小さくすることが必要で
ある。その結果として、チャンネル長１を長くせざるを
得ない。したがつて、負荷用ｒｖＩＳＦＥＴのサイズが
大きくなり、集積密度が悪くなるという問題が生じる。

負荷手段を小さくし、集積密度を向上させるために、負
荷用ＭＩＳＦＥＴに代わり、イオン打込みによつて高抵
抗とした多結晶シリコンを負荷手段とすることが特開昭
５０−１１６４４号公報によつて知られている。

しカルながらメモリセルの占有面積をダイナミックメモ
リ方式のメモリセルの占有面積ほど小さくすることは困
難である。したがつて、ダイナミックメモリ方式のメモ
リデバイス程度に集積密度を小さくし、かつリフレッシ
ュが容易なメモリデバイスが望まれた。本発明の目的は
、新規な構成の半導体記憶装置を提供することにある。
本発明の他の目的は、誤動作の小ない半導体記憶装置を
提供することにある。

本願発明の目的、特徴、効果は図面にもとづいた以下の
望ましい実施例の説明から明らかに理解されるであろう
。

第１図において、一点鎖線で示す部分１は半導体基板表面に基板と逆導電
型の不純物を選択拡散することにより形成した拡散層、
破線で示す部分２ａ，２ｂ，２ｃは多結晶シリコン層で
、２ａが電源ライン（ＶＤＤＬｉｎｅ）、２ｂが伝送用
ＦＥＴＱ３，Ｑ，の一端、駆動用ＦＥＴＱｌ，Ｑ２のソ
ースと駆動用ＦＥＴＱ２，Ｑｌのゲートと負荷抵抗Ｒｌ
，Ｒ２とを接続するライン、２ｃがワードライン（ＷＯ
ｒｄＬｉｎｅ）である。

３ａ，３ｂは負荷用抵拍只、，Ｒ２を構成する多結晶シ
リコン層で３ａがＲｌ，３ｂがＲ２である。

これは上記多結晶シリコン層２ａ，２ｂと一体に形成さ
れているが、それよりも不純物濃度が低く高比抵抗とな
つている。５ａ，５ｂ，５ｃはアルミニウム電極配線膜
で、５ａがトルーデイジツトライン（ＤｌＬｉｎｅ）、
５ｂが接地ライン（ＧＮＤＬｉｎｅ）、５ｃがパーディ
ジットライン（ＤＬｉｒ）ｅ）である。

６ａ，６ｂは伝送用ＦＥＴＱ３，Ｑ，の他端部を構成す
る拡散層と電極配線部とのコンタクト部分、２点鎖線で
示す部分７ａ，７ｂは駆動用ＦＥＴＱｌ，Ｑ２のシリコ
ンゲートと伝送用ＦＥＴＱ３，Ｑ４の一端部を構成する
拡散層とのコンタクト部分であり、多結晶シリコン層に
よつて直接拡散層にコンタクトされている部分である。

この部分のコンタクト技術をダイレクトコンタクトと称
している。第２図は第１図に示す半導体メモリデバイス
（メモリセル）ＳｅｍｉｃＯｎｄｕｃｔＯｒｍｅｍＯｒ
ｙｄｅｖｉｃｅ（ＭｅｍＯｒｙｃｅｌｌ）の回路図であ
る。

同図におい・て、破線枠内に示す部分はすべて同時に形
成された多結晶シリコン層より成つている。すなわち、
電源電圧を印加するための電源電圧ライン（ＶＤＤｌｌ
ｎｅ）も、外部引き出しリードとの接続のためのワイヤ
ーをボンディングする部分（ＷｉｒｅｂＯｎｄｉｎｇｐ
ａｄ）以外はすべて多結晶シリコン層より成つている。
Ｊｕｎｃｔｕｒ″ＥｓＤａ，Ｄｂはそれぞれ第１図に示
すダイレクトコンタクト部７ａ，７ｂである。第３図は
第１図のメモリセルが４個配列されたレイアウト図であ
る。

図において、破線で示したのが多結晶シリコン層、実線
で示したのがアルミニウム（Ａｌ）配線図、２点鎖線で
示したのがダ）イレクトコンタクト部である。拡散領域
は図を簡単化するため省略した。さらに図において、Ｃ
ｌｌ，Ｃｌ２は第１のメモリセルにおける拡散層とＡｌ
より成るデジットラインのコンタクト部で他のメモリセ
ル（図示せず）におけるコンタクトを共用・している。
同様に、Ｃ２ｌ，Ｃ２２は第２のメモリセルにおけるコ
ンタクト部、Ｃ３ｌ，Ｃ３２は第３のメモリセルにおけ
るコンタクト部そして、Ｃ，ｌ，Ｃ，２は第４のメモリ
セルにおけるコンタクト部であり、これらもそれぞれ他
のメモリセル（図示せず）のコ”ンタクトを共用してい
る。Ａ１とコンタクトは、ディジットラインに対しては
２個とも他のメモリセルに対して共用していることにな
るから、１つのメモリセルから見れば実質的に１個です
み、またＧｌ，Ｇ２，Ｇ３，Ｇ４はそれぞれ第１、第２
、第３、第４のメモリセルにおける接地ラインと拡散層
（ソース領域）とのコンタクト部である。接地ラインと
のコンタクトは１つのメモリセルに対して１個必要であ
るから、結果として１つのメモリセルに対しては２個で
すむ。Ｒｌ，Ｒ２は第１のメモリセルの負荷抵抗、Ｒ３
，Ｒ，は第２のメモリセルの負荷抵抗、Ｒ５，Ｒ６は第
３のメモリセルの負荷抵抗、そしてＲ７，Ｒ８は第４の
メモリセルの負荷抵抗を示す。４つのメモリセルの配列
について見れば図から明らかなように、Ｃ２ｌ，Ｃ２２
，Ｇ２，Ｒ３，Ｒ４で示した第２のメモリセルはＣｌｌ
，Ｃｌ２，Ｇｌ，Ｒｌ，Ｒ４で示した第１のメモリセル
を横にシフトした状態で配列される。

また、Ｃ３ｌ，Ｃ，２，Ｇ３，Ｒ５，Ｒ６で示した第３
メモリセルは第１のメモリセルを点゜“Ａ゛を中心とし
て１８００回転した状態で配列される。さらに、Ｃ４ｌ
，Ｃ，２，Ｇ，，Ｒ７，Ｒ８で示した第４のメモリセル
は第３のメモリセルを横にシフトした状態で配列される
。このような４つのメモリセルは、さらにレーＬ１線お
よびＬ２上２線を線対称として縦方向（又は列方向）に
配列される。また、横方向（又は行方向）にはそのまま
シフト（Ｓｈｉｆｔ）した状態で配列されメモリマトリ
クスを構成する。次に、メモリセル内のＭＩＳＦＥＴ部
と負荷抵抗部について説明する。

第４Ａ図はＭＩＳＦＥＴであり、特に多層配線化しやす
いＬＯＣＯＳ（ＬＯｃａｌＯｘｉｄａｔｉＯｎＯｆＳｉ
ｌｌｃＯｎ）構造を示す。

１は拡散層、８ａは半導体表面パッシベーション用Ｓｉ
Ｃ２膜、８ｂはゲート絶縁膜、９は半導体基板である。

また、第４Ｂ図は負荷用多結晶シリコン層部分を示す。
２ａ，２ｂ，２ｃは低抵抗の多結晶シリコン層部で配線
として用いられ、３ａは高抵抗の多結晶シリコン層部で
負荷抵抗として用いられる。４はＣＶＤ−ＳｉＯ２膜で
ある。

図は、不純物が多結晶シリコン層に導入した直後を示す
。記憶情報を保持するためには、負荷手段を通じてどの
程度の電流を供給すればよいかについて示すのが第５Ａ
図（室温２５℃の場合）と第５Ｂ図（７０℃の場合）で
ある。

これは、２つのメモリセルにおける保持電流１ＤＭと印
加電圧ＶＣ．Ｍとの相関図を４つのサンプルＡ，ｂ，ｃ
，ｄについて示す。保持電流１。Ｍおよび印加電圧■。
９は、それぞれ第２図に示された電源電圧ライン（ＶＤ
ＤＬｉｎｅ）に流れる電流およびそのラインに供給され
る電圧である。

この図からも明らかなように、室温２５℃の場合、もつ
とも大きな保持電流が必要とするサンプルａにおいても
電源電圧■ＤＤが１１２Ｖの場合はメモリセル当り約５
×１０−８Ａであり、これによつて情報保持が可能であ
る。

したがつて、１メモリセル当りの消費電力は０．６×１
０−６Ｗ（０．６μＷ）ですむ。なお、デバイスの温度
が高くなると情報保持に必要な電流は大きくなる。

なぜならば、接合を通じてリークする電流が温度上昇と
ともに大きくなるからである。第５Ｂ図は第５Ａ図にお
けると同じサンプルＡ，ｂ，ｃ，ｄについて必要な保持
電流を示すもので、両図を比較すれば上述のことが明ら
かとなる。ところで、温度上昇によつてリーク電流が大
きくなるが、本発明によれば負荷手段として用いたくな
るが、本発明によれば負荷手段として用いた多結晶シリ
コン層の比抵抗が温度上昇によつて低くなるので、リー
ク電流の増大に伴つて供給電流が増大し、温度上昇によ
つて情報保持が不能になるというおそれはない。

なお、多結晶シリコン層の負荷手段を構成する部分の抵
抗は例えばイオン打込みによる不純物の打込量の調節に
よつて行う。

第６図はイオン打込量と抵抗値Ｒ。との相関関係を示す
相関図である。イオン打込量が１０１５／ａｌ以下にお
いては１０１０Ω／口と抵抗値は略一定の値となり、抵
抗値の制御が容易である。もつとも、保持電流が大きい
場合は抵抗値を下げるためイオン打込量を増大させるこ
とが必要であることはいうまでもない。次に、第１図に
示した本発明のメモリセル（ＭｅｍＯｒｙｃｅｌｌ）を
得る方法を第７Ａ乃至７Ｅ図および第８Ａ図乃至８Ｅ図
を用いて説明する。

（１）比抵抗８〜２０Ωｄを有する半導体基板を用意し
、この基板表面に厚さ１μの熱酸化膜を形成する。（２
）■ＳＦＥＴが形成されるべき部分の半導体基板表面を
露出するために熱酸化膜を選択的にエッチングする。

（３）しかる後、露出した半導体基板表面に厚さ７５０
〜１０００Ａのゲート酸化膜（ＳｉＯ２）１２を形成す
る。

（第７Ａ図、第８Ａ図参照）（４）多結晶シリコン層と
直接コンタクトを取るべき部分のゲート酸化膜１２を選
択的にエッチングし、ダイレクトコンタクト穴１３，１
４を形成する。

（第７Ｂ図、第８Ｂ図参照）（５）酸化膜１１、ゲート
酸化膜１２、コンタクト穴１３，１４を有する半導体基
板１０主表面全体にシリコンをＣＶＤ（Ｃｈｅｍｉｃａ
ＩＶａｐＯｒＤｅｐＯｓｉｔｉＯｎ）法によりデポジッ
トし、厚さ３０００〜５０００Ａの多結晶シリコン層を
形成する。

（６）多結晶シリコン層１４を選択的にエッチングする
。そして、残された多結晶シリコン層１４をマスクとし
てゲート酸化膜１２を選択的にエッチングする。（第７
Ｃ図、第８Ｃ図参照）（７）半導体基板１０主表面全体
にＣＶＤ法によりＣＶＤ−ＳｉＯ２膜を２０００〜３０
００Ａの厚さにデポジットする。（８）抵抗体とすべき
多結晶シリコン層上のみ上記ＣＶＤ−ＳｉＯ２膜１５を
選択的に残す。

（９）多結晶シリコン層をマスクとして半導体基板１０
内にリンを拡散し、不純物濃度１Ｐａｔ０ｍｓ／Ｃｆｌ
のソース領域１６およびドレイン領域１７を形成する。

この時、多結晶シリコン層内にも不純物が導入されてゲ
ート電極１８、ダイレクトコンタクト７ｂ１Ｗ０ｒｄ１
１ｎｅ２０およびＶＤＤｌｉｎｅ２ｌを形成する。（第
７Ｄ図、第８Ｄ図参照）（１０上記ＣＶＤ−ＳｌＯ２膜
１５を除去し、半導体基板１０主表面全体にＰＳＧ（Ｐ
ｈＯｓｐｈＯ−Ｓｉｌｌｃａｔｅ一Ｇｌａｓｓ）膜２０
を７０００〜９０００Ａの厚さに形成する。

（１１）しかる後、Ａｌを半導体基板１０主表面に全面
蒸着し、厚さ１μのＮ膜２１を形成する。

（１Ｚ上記Ａ１膜を選択的にエッチングし、接地ライン
（Ｇｒ′０Ｌ１ｒ１ｄ１１ｎｅ）２２、およびＤｉｇｉ
ｔｌｌｎｅｓ２３，２４を形成する。（第７Ｅ図、第８
Ｅ図参照）以上、本発明のメモリセルを得る方法を説明
したがこの方法において、以下の変更が可能である。

（ａ）負荷抵抗Ｒ，，Ｒ２の抵抗値を調整するため、第
６図の関係より上記工程（５）の後、多結晶シリコン層
１４内に不純物のイオン打込みが成される。

（ｂ）工程（６）の後にＣＶＤ−ＳｌＯ２膜１５を形成
したが、ゲート酸化膜１２を残したまま半導体基板１０
主表面全体にＣＶＤ−ＳｌＯ２膜１５を形成してもよい
。

この場合、第８図Ｃ（７）Ｓで示したように酸化膜１１
と多結晶シリコン層１４の段差が大きくならず、ＣＶＤ
−ＳｉＯ２膜１５の被着状態が良い。（ｃ）ＣＶＤ−Ｓ
ｉＯ２膜１５のように外部から被着する方法を取らす、
多結晶シリコン層１４表面を熱酸化し、多結晶シリコン
層１４に形成された熱酸化膜をマスクしてもよい。

特にこの場合には、多結晶シリコン層の側面を充分覆う
ことができるから、不純物の導入を充分防ぐことができ
る。（ｄ）本発明のメモリセルは多層配線を成すため平
坦化の計れる第４Ａ図のようなＬＯＣＯＳ構造とするの
が好適である。

ＬＯＣＯＳ構造の実施例については後述される。（ｅ）
抵抗体を形成すべき部分の多結晶シリコン層を覆うため
の膜はＣＶＤ−ＳｌＯ２膜にかぎらずＳｉ３Ｎ４膜の絶
縁膜でもよい。

次に、相補型ＭＩＳ型半導体記憶装置において、負荷手
段として高抵抗多結晶シリコン層を用いスイッチ手段と
して単一の導電型のＭＩＳＦＥＴを用いたフリップフロ
ップにより各メモリセルを構成し、相補型ＭｌＳ型回路
により周辺回路を構成した場合の実施例について説明す
る。

第９図は周辺回路にＣＭＩＳ（相補型ＭＩＳ）回路を用
いた基本的な回路図を示す。

１はメモリセルで、ＮチャンネルＭＩＳＦＥＴＭｌ〜Ｍ
汲び高抵抗Ｒｌ，Ｒ２により構成される。

すなわち、ＮチャンネルＭＩＳＦＥＴＭｌと高抵抗Ｒ１
によつて一つのインバータが構成され、ＮチャンネルＭ
ＩＳＦＥＴＭ２と高抵抗Ｒ２とによつて他のインバータ
が構成される。そしてこの二つのインバータを相互にた
すきがけ接続（クロスカップル）することによりメモリ
セルの主要部をフリップフロップが構成される。Ｍｓ，
Ｍ６はプレチャージ用回路ＰＣを構成するＰチャンネル
型ＭＩＳＦＥＴで、ダイナミックな動作をさせるためプ
リチャージ用トランジスタとしての機能を果す。

Ｍ７〜ＭｌＯはセンスアップＳＡを構成するための■Ｓ
ＦＥＴで、Ｍ，，Ｍ９はＰチャンネルＭｌＳＦＥＴｌｒ
！４８，Ｍ１０はＰチャンネルＭＩＳＦＥＴである。Ｍ
ｌｌはスイッチング用ＰチャンネルＭＩＳＦＥＴである
。一対のデータ線１１，１２は上記センスアンプＳＡに
接続され、１１″，１２″は図示しないがデータ入力回
路の出力が接続される。この回路においてＭＩＳＦＥＴ
Ｍ５，Ｍ６はチップ選択信号Ｃ日の低レベル，高レベル
に応じオンオフする。

ＭｌＳＦＥＴＭ５，Ｍ６のオンによりデータ線１１，１
２に付随するコンデンサ（図示しない）に充電が行われ
る。ＭＩＳＦＥＴＭ３，Ｍｌはワード信号の高レベルに
よりオン状態となる。センスアップＳＡはクロック信号
φが高レベルとなりＭＩＳＦＥＴＭｌｌがオン状態とな
ることにより動作可能状態となる。

メモリセルからデータの読み出しにおいては、チップ選
択信号ＣＥの高レベルの期間にワード信号を高レベルと
することにより、ＭＩＳＦＥＴＭ，，にがオン状態とな
りメモリセルの内容によつてデータ線１１，１２の状態
が設定される。

その後にクロック信号φが高レベルとなることによりセ
ンスアップＳＡが動作可能状態となり、このセンスアン
プＳＡはデータ線の状態に対応して増幅動作を行う。メ
モリセルへのデータの書き込みはデータ線１１，１２の
状態を設定した状態でワード信号を高レベルとすること
により行われる。

以上の如く、ＣＭＩＳ型半導体メモリデバイス（Ｓｅｍ
ｉｃＯｎｄｕｃｔＯｒｍｅｍＯｒｙｄｅｖｉｃｅ）にお
いては、メモリセルの駆動手段としてＮチャンネルＭＩ
ＳＦＥＴが用いられ、負荷手段としてＰチャンネルＭＩ
ＳＦＥＴでなく、高抵抗のポリシリコンが用いられ、メ
モリセル周辺回路は通常のＣＭＩＳ型回路が用いられて
いる。

次に、かかるＣＭＩＳ型半導体メモリ装置（Ｓｅｍｉｃ
ＯｎｄｕｃｔＯｒｍｅｍＯｒｙｄｅｖｉｃｅ）より成る
具体的実施例を以下に述べる。

第１０図は、狙ビットのＣＭＯＳスタチツクＲＡＭのブ
ロックダイアフラムである。

図において、ん〜Ａｌｌは外部からのアドレス信号が供
給される端子、ＤＩＮ，ＤＯｕｔはそれぞれ入力端子お
よび出力端子、ｗ日はライトエナプル信号端子そしてＣ
Ｅはチツプエナプル信号端子を示す。５０〜６１はアド
レスバッファ回路、６２は入力バッファ回路、６３はラ
イトエナプルバツフア回路、６４はチツプエナプル回路
、６５は出力バッファ回路、６６はＲ。

ｗデコーダ回路、６７はクロック発生回路、６８はメモ
リセルマトリクス（ＭｅｍＯｒｙｃｅｌｌｍａｔｒｉｘ
）でＲＯｗに困個、ＣＯｌｕｎｌｎに６４個のセルが存
在している。６９はＣＯｌｕｍｎ入出回路、７０はＣＯ
ｌｕｍｎデコーダ回路を示す。

次に、第１０図で示された各々の回路部を具体的に説明
する。

第１１図は、第１０図におけるロウデコーダ回路（ＲＯ
ｗｄｅｃＯｄｅｒｃｉｒｃｕｉｔ）６６、クロック発生
回路（ＣｌＯｃｋｇｅｎｅｒａｔＯｒｃｉｒｃｕｉｔ）
６７、メモリセルマトリクス回路（ＭｅｍＯｒｙｃｅｌ
ｌｍａｔｒｉｘｃｉｒｃｕｉｔ）６８、カラム入出力回
路およびカラムデコーダ回路（ＣＯｌｕｒｎｎｄｅｃＯ
ｄｅｒｃｉｒｃｕｉｔ）７０の詳細を示す回路図である
。

図において、ＲＤｌ，ＲＤ２・・・・・・は、列アドレ
スデコーダ回路（ＲＯｗａｄｄｒｅｓｓｄｅｃＯｄｅｒ
ｃｉｒｃｕｉｔ）であり、スピードアップを計るために
メモリセルマトリクスの中央すなわち、カラムの３旙目
と３旙目の間に存在している。ＬＤｌ・・・・・・ＬＤ
ｌ５，ＬＤｌ６はカラムアドレスデコーダ回路（ＣＯｌ
ｕｒｒｌｎａｄｄｒｅｓｓｄｅ−ＣＯｄｅｒｃｉｒｃｕ
ｉｔ）である。．このカラムアドレスデコーダ回路から
は互いに真（Ｔｒ′Ｕｅ），偽（Ｂａｒ）の２つのアド
レス出力信号を出す。そのため、ＬＤｌからはアドレス
出力端子Ｙｌ，Ｙ２、ＬＤ２からアドレス出力端子Ｙ３
，Ｙ４、ＬＤｌ５からアドレス出力端子Ｙ２９，Ｙ３Ｏ
そしてＬＤｌ６からアドレス出力端子Ｙ３ｌ，Ｙ３２が
引き出される。このアドレス出力端子にはそれぞれデコ
ーダドライバ回路（Ｄｌ，Ｄ３，・・・Ｄ３Ｏ，Ｄ３２
）が接続される。このデコーダ下ライバ回路からは２つ
のアドレス出力信号を出す。

従つて、３２個のデコーダドライバ回路によつて、縦列
の１番地から？番地まで選択できる。そして、Ａ５，ｉ
ｎのアドレス制御信号によつて１列だけ選ばれる。ＳＡ
２，ＳＡ，，ＳＡ６ｌ，ＳＡ６３はセンスアンプであり
、第９図のセンスアンプＳＡに対応する。ＰＣ２，ＰＣ
６，ＰＣ６ｌ，ＰＣ６３はプリチャージ用回路であり、
第９図のＭ５，Ｍ６のプリチャージ用トランジスタで構
成されているプリチャージ用回路ＰＣに対応する。そし
て、ＮチャンネルＭＩＳＦＥＴＭ２Ｏは第９図Ｍｌｌに
対応する。尚、ＰチャンネルＭＩＳＦＥＴＭ２ｌはプリ
チャージ用トランジスタであり、情報が定まるまでセン
スアンプラインＳＡＬを高（Ｈｉｇｈ）レベル（ＶＯ。
レベル）に保持し、センスアンプＳＡ２，ＳＡ６，ＳＡ
６ｌ，ＳＡ６３を動作しないようにする。特に高レベル
に保持するような手段を取つた場合、外部からのノイズ
によつてこれらのセンスアンプが動作してしまうことが
ない。第９図の場合、ＭＩＳＦＥＴＭｌｌが０ＦＦの時
、接合点Ｊがフローティングになり、ノイズが入りやす
い状態となる。従つて１１，１２の情報が決定されない
状態で動作する可能性がある。次に第１１図に示した回
路に入力される信号を得るための具体的な回路が第１２
図乃至第１９図に示す。

第１２図は第１０図のチツプエナブルバツフア回路６４
であつて、外部からのチツプエナブル信号ＣＥから内部
信号ＣＥｌ，ＣＥｌ，ＣＥ２，ＣＥ３，φ，およびｘを
発生させる。

尚、第１２図のスイッチＳＷの状態はチツプエナブル信
号ＣＥが入力された時、各出力端子から図に示した信号
を引き出す状態を示している。また、チツプエナブル信
号ｄ大力によつて各出力端子から図示した信号を引き出
すには、スイッチＳＷの状態を切換えればよい。

かかるスイッチＳＷの切換えは通常マスタースライスと
して知られている技術により半導体集積回路内の配線を
若干変更することによつて実現される。第１３図は、第
１０図のライトエナブルバツフア回路６３であつて、外
部からのライトエナブル信号ＷＶから内部信号φＲ，Ｗ
百，φ９を発生させる。

この場合においても第１２図と同様ＣＥ，ＣＶの切換え
をマスタースライスにより行つている。第１４図は、第
１０図のデータインバッファ回路６２であつて、外部か
らのデータ入力信号ＤｌＮから内部データ信号Ｄ，。，
百蕪を発生させる。第１５図は、第１０図のアドレスバ
ッファ回路５１〜５４であつて外部からのアドレス信号
Ａ。〜入から内部アドレス信号も〜Ａ４および■〜Ａ４
を発生させる。第１６図は、第１０図のアドレスバッフ
ァ回路５５，５６であつて、外部からのアドレス信号Ａ
５，Ａ６から内部アドレス制御信号Ａ５，？および内部
アドレスＡ６，心をそれぞれ発生させる。第１７図は、
第１０図のアドレスバッファ回路５７〜６１であつて、
外部からのアドレス信号Ａ７〜Ａｌｌから内部アドレス
信号Ａ７〜Ａｌｌおよび？〜旅を発生させる。第１８図
はタイミングパルス発生回路であつて、内部アドレス信
号％〜Ａｌｌ，心〜？および内部信号ＣＥ３から内部信
号φＸ，門Ｘｌ，ｄＸ２を発生させる。

第１９図は、タイミングパルス発生回路であつて、内部
信号φ，から内部信号φＹ，Ａ，，，φＭ，ｉ９を発生
させる。

外部からの信号は第２０図乃至第２２図に示すタイミン
グチャートに示すように発生される。

特に第２０図はリードサイクル（ＲｅａｄｃｙｃＩｅ）
のタイミングチャート、第２１図はライトサイクル（Ｗ
ｒ′Ｉｔｅｃｙｃｌｅ）のタイミングチャートとして第
２２図は１サイクルでリード（Ｒｅａｄ）およびライト
（Ｗｒｉｔｅ）を行う場合のタイミングチャートを示す
。第２０図乃至第２２図において、ＴＣはサイクル時間
、ＴＡＣはアクセス時間、ＴＣＥはチップイネーブル巾
、ψはチップイネーブルプリチャージ時間、ＴＡＨはア
ドレス保持時間、ＴＡＳはアドレス・セットアップ時間
、ＴＯＦＦはアウトプット、バッファ遅延時間、ＴＷＳ
はライトネーブル●セットアップ時間、ＴＤＩＨはイン
プットデータ保持時間、ＴＷＷはライトネーブル巾、Ｔ
ＭＯＤはモディファイ時間、ＴＷＰＬはＷＲ−＋Ｃ白寺
間、ＴＤＳはインプットデータ●セットアップ時間、Ｔ
ＷＨはライトネーブル保持時間、ＴＴは立上り・立下り
時間である。

上記第１１図の回路構成によれば、次に述べるような効
果を得ることができる。

列アドレスデコーダ回路ＲＤからワード線に供給された
ワード信号のレベルが、ＭＩＳＦＥＴＭ２３等により検
出されます。

すなわち、メモリセルを選択するために、そのメモリセ
ルが結合されたワード線に高レベルのワード信号が供給
され、そのワード線の電位が、所定の電位以上に上昇す
ると、■ＳＦＥＴＭ２３がオン状態にされ、検出信号ｘ
が形成されます。第１２図に示されている回路図かられ
かるように、検出信号ｘが形成されると、これに応答し
て内部信号φ，が発生されます。この内部信号φ，が発
生することによつて、第１１図に示されているＭＩＳＦ
ＥＴＭ２Ｏがオン状態にされ、センスアンプラインＳＡ
Ｌが低レベルにされ、これによつてセンスアンプＳＡ２
，ＳＡ６，ＳＡ６ｌ，ＳＡ６３のそれぞれが、１対のデ
ータ線間の電位差、すなわち、メモリセルの記憶情報に
従つて与えられた１対のデータ線間の電位差を増幅し始
める。これにより、例えばワード線に結合されてしまう
寄生容量の値が、製造時の製造条件のバラツキなどによ
つて変化しても、これに合わせて上記検出信号Ｘが発生
されるタイミングも自動的に変化されるため、センスア
ンプを望ましいタイミングで動作させることができ、誤
動作の少ないスタティック型半導体メモリを得ることが
可能である。

また、第１１図に示されているように、ワード線のそれ
ぞれ異なる端部に検出回路を構成するＭＯＳＦＥＴＭ２
３と、列アドレスデコーダ回路ＲＤとを設けることによ
り、列アドレスデコーダ回路ＲＤから最も離れた位置に
あるメモリセルに高レ”ベルのワード信号が供給され、
データ線対間に、メモリセルの記憶情報に応じた電位差
が生じた後、センスアンプを動作させることができるよ
うになり、更に誤動作の少ないスタティック型半導体メ
モリを得ることができる。次に、上述したＣＭＩＳ型半
導体装置の構造的特徴およびその製法について説明する
。

第２２図はかかるＣＭＩＳ型半導体記憶装置の断面図て
ある。

１０３はＮ型半導体基体、１０４はＰ型半導体ウェル、
１０５は厚いＳｉＯ２膜、１０６はゲート絶縁膜、１０
７は多結晶シリコンゲート電極、１０８はゲート電極と
同時に形成された多結晶シリコンゲート層で、部分的に
ＳｌＯ２ＣＶＤ膜１０９によりマスクされ、該部１０８
ａにおいて不純物のドープが阻止されて高抵抗のままと
されている。

かかる多結晶シリコンゲート層１０８をメモリセルの負
荷手段たる高抵抗体として用いるのである。１１０はＰ
チャンネルＭＩＳＦＥＴのソース、１１１はＰチャンネ
ルＭＩＳＦＥＴのドレイン、１１２はＮチャンネルＭＩ
ＳＦＥＴのソース、１１３はＮチャンネルＭｌＳＦＥＴ
のドレイン、１１４は表面パッシベーション用ＰＳＧ膜
、１１５はアルミニウム電極である。

第２４Ａ乃至第２４Ｊ図はかかる半導体記憶装置の製造
態様を工程順に示すものである。

（１）Ｎ＋型半導体基板１０３表面を酸化してＳ】０２
膜１０５を形成し、ウェルを形成すべき部分におけるＳ
ｉＯ２膜１０５をフォトエッチングにより除去する。

そして、その状態でウェルにイオン打込みをする。１１
６はフォトレジスト膜である。

（第２４Ａ図参照）（２）次いで、Ｐ型不純物を拡散し
てＰ型半導体ウェル１０４を形成する。（第２４図参照
）（３）半導体表面に形成されたＳｉＯ２膜１０５を除
去し、次に表面に薄く酸化して絶縁膜１１８を形成し、
次いでナイトライド（Ｓｉ３Ｎ，）膜１１７を表面にデ
ポジションし、その後フォトレジスト膜１１６を形成す
る。

そしてこのフォトレジスト膜１１６をマスクとして用い
たナイトライド膜１１７をフォトエッチングする。（第
２４Ｃ図参照）（４）さらにフォトレジスト膜１１６を
ウェル部以外の部分につける。

その状態でイオン打込みする。（第２４Ｄ図参照）（５
）この状態で、上筋ナイトライド膜１１７をマスクとし
て選択酸化して素子分離用アイソレーシヨン膜を形成し
、さらにマスクとして用いたナイトライド膜１１７を除
去する。

そして、半導体基板１０３の表面もエッチングする。（
第２４Ｅ図参照）（６）半導体表面を加熱酸化してゲー
ト絶縁膜１０６を形成し、次いで、多結晶シリコンゲー
ト層１０７，１０８を形成する。

１０７はゲート電極を構成し、１０８はメモリセルの負
荷手段となる高抵抗体を構成する。

なお、多結晶シリコン層１０７，１０８の形成後、薄く
イオン打込みして、高抵抗体の比抵抗を一定の値に制御
する。（第２４Ｆ図参照）（７）半導体ウェル部上にマ
スク１１９を形成する。

この状態で、ＰチャンネルＭＩＳＦＥＴのソース，ドレ
イン拡散用窓開部を設け、その窓開部を通じてＰ型不純
物を拡散しソース１１０，ドレイン１１１を形成する。
（第２４Ｇ図参照）（８）上記マスクを除去し、逆にＰ
チャンネル部上をマスク１１９で被う。

なおこのとき、多結晶シリコン層１０８上の一部もマス
クで被う。高抵抗状態を維持するため不純物が拡散しな
いようにする必要性があるからである。（第２４Ｈ図参
照）この状態で、ソース，ドレイン拡散用窓開部を設け
、その窓開部を通じてＮ型不純物を拡散し、ソース１１
２，ドレイン１１３を形成する。

（９）その後、ＰＳＧ膜１１４を形成する。

このＰＳＧ膜１１４をフォトエッチングして電極取出用
窓開部を形成する。（第２４１図参照）（至）その後ア
ルミニウム電極を形成する。

（第２４Ｊ図参照）以上、本発明を具体的な実施例に基
づいて説明したが、本発明によれば以下に述べられた効
果が期待できる。

（ａ）負荷手段として用いたポリシリコンからなる高抵
抗体の抵抗は、比抵抗が大きいので極めて小さい面積で
よく、またメモリセルにデータが一度書き込まれ、次に
リフレッシュされるまでの間に書き込み情報たる電荷が
リークする分を補充するに充分な微小電流を供給できる
ような値にする。

例えば容易に１０ＧΩ程度の抵抗値でよい。なお、リー
クは寄生容量の接合を通じて流れる電流及び、ＯＦＦ状
態にあるＭＩＳＦＥＴを通じて流れるテーリング電流に
より生じる。これを補充する僅かな電流を負荷手段とし
て用いられた多結晶シリコン高抵抗体を通して情報蓄積
手段（ＣａｐａｃｉｔＯｒ）に流すことにより、Ｃｅｌ
ｌ内部ではリフレッシュを定期的に行う必要がないスタ
チツクメモリ方式で働く。一方、セル外部では、第９図
あるいは第１１図で示した如くチツプエナプル信号を用
いてプリチャージ用回路（ＰＣ，ＰＣｌ，ＰＣ，・・・
・・・）を動作させるダイナミック的な動作が可能であ
る。

もちろん、必ずプリチャージ用回路を用いてクロックド
ライブする必要もなくスタチツクな動作を行つてもよい
。この場合でも、ダイナミックメモリ方式のＭＯＳＦＥ
Ｔより成るフリップフロップ型のメモリセルとほぼ等し
いセル面積をもつたスタチツクメモリ方式の半導体メモ
リセルが得られる。ちなみに、本発明のセル面積は負荷
手段としてエンハンスメント型ＭＯＳＦＥＴを用いたス
タチツクメモリ方式の６Ｍ０ＳＦＥＴより成るフリップ
フロップのメモリーセル（６Ｍ０Ｓ−ＭｅｍＯｒｙＣｅ
ｌりに比べて面積率で０．３８と極めて小さくなる。

また、セル面積を小さくすることができるということで
知られている負荷手段としてデプレッシヨン型ＭＯＳＦ
ＥＴを用いたい肛Ｂメモリセルに比べて面積率で本発明
のＣｅｌｌの方が０．６５−と小さくすることができる
。さらに、ＣＭＯＳ型のメモリセルと比較してみれば本
発明の方が面積率で０．３１と極めて小さくなる。特に
、ＣＭＯＳ型のメモリセルの場合、ＰチャンネルＭＯＳ
ＦＥＴとＮチャンネルＭＯＳＦＥＴとの間にウ．エル接
合を介在させるため一定以上の間隙を設けなければなら
ず、これが集積度を低下させる大きな原因となつている
。

しかしながら、本発明によればメモリセルとしてフンプ
リメンタリＭＩＳ型回路のうち一方のチャンネル型ＭＩ
ＳＦＥＴ．のみを用い、他方のチャンネル型ＭＩＳＦＥ
Ｔを用いないからＭＩＳＦＥＴ素子相互間に広い間隙を
設けておくことが必要でなくなるので、高集積化を図る
ことができる。（ｂ）負荷手段である多結晶シリコン高
抵抗体によ−リ僅かな電流しか流れず、それによつて充
分リフレッシュ可能であるためコンプリメンタリ■Ｓ型
メモリと消費電力をほとんど同じにすることができる。

勿論リフレッシュのための回路も不要となる。一方、周
辺回路についてはコンプリメンタリＭＩＳ型回路を用い
、コンプリメンタリＭＩＳ型回路の特徴を充分に活かさ
れる。

（ｃ）負荷手段を構成する多結晶シリコン層と、その負
荷手段に電源電圧を印加するための多結晶シリコン層と
を一体に形成することができるので、両者をコンタクト
するための特別の領域が不要となり、そのコンタクト領
域の分占有面積を小さくすることができる。

すなわち、複数めメモリセルから成るメモリマトリクス
（ＭｅｍＯｒｙａｒｒ′Ａｙ）内では、電源電圧ライン
と負荷手段とは一体の多結晶シリコン層によつて構成さ
れ、かかる電源電圧ラインとアルミニウム配線より成る
バッド（Ｐａｄ）とはメモリマトリクス（Ｍｅｍｒｙｍ
ａｔｒｉｘ）外で接続される。

従つて、その接続点数（コンタクト数）は究めて少なく
てすむ。この点については、上述したメモリセルに限定
されるものではなく、電源電圧を印加する端子側に接続
された負荷手段（１０ａｄｍｅａｎｓ）と接地端子（Ｇ
ｒＯｕｎｄｔｅｒｍｉｎａｌ）側に接続されたドライバ
手段（Ｄｒｉｖａｒｍｅａｎｓ）より成るインバータ素
子を用いた半導体装置全般に適用できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体メモリデバイス
のレイアウト図である。第２図は第１図に示す半導体メモリデバイスの回路図で
ある。第３図は第１図の半導体メモリデバイスが４個配
列されたレイアウト図である。第４Ａ１４Ｂ図はそれぞ
れＭＩＳＦＥＴ部と負荷抵抗部を示す断面図である。第
５Ａ図、第５Ｂ図は半導体メモリデバイスにおいて、情
報保持に必要な電流と使用電圧との相関図である。第６
図は多結晶シリコンに対する不純物の打込量と抵抗との
相関図である。第７Ａ乃至７Ｅ図は第１図に示された半
導体メモリデバイスを得るための製造工程を示す平面図
である。第８Ａ乃至８Ｅ図は第７Ａ乃至第７Ｅ図におけ
るそれぞれの断面図である。第８Ａ図は第７Ａ図のＡ−
Ａ″切断断面図である。第８Ｂ図は第７Ｂ図のＢ−Ｂ″
切断断面図である。第８Ｃ図は第７Ｃ図のＣ−Ｃ″切断
断面図てある。第８Ｄ図は第７Ｄ図のＤ−Ｄ″切断断面
図である。そして、第８Ｅ図は第７Ｅ図のＥ上″切断断
面図である。第９図は本発明の他の実施例を示す回路図
てあつて、周辺回路にコンプリメンタリＭＩＳＦＥＴ（
以下、ＣＭＩＳと称す）回路を用いた回路図である。第
１０図は駆ビットのＣＭＩＳＳｔａｔｉｃＲＡＭのブロ
ックダイヤフラムである。第１１図は本発明の他の実施
例を示す回路図であつて、ブロックダイアグラムで示し
た第１０図の具体的な回路図を示す。第１２図は第１１
図に示した回路に用いられるチツプエナブルバツフア回
路図である。第１３図は第１１図に示した回路に用いら
れるライトエナブルバツフア回路図てある。第１４図は
第１１図に示した回路に用いられるデータインバッファ
回路図てある。第１５図は第１１図に示した回路に用い
られる外部からのアドレス信号んからＡ４までをバッフ
ァするためのアドレスバッファ回路図である。第１６図
は第１１図に示した回路に用いられる外部からのアドレ
ス信号Ａ５，Ａ６をバッファするためのアドレスバッフ
ァ回路図である。第１７図は第１１図に示した回路に用
いられる外部からのアドレス信号Ａ７からＡｌｌまでを
バッファするためのアドレスバッファ回路図である。第
１８図は第１１図に示した回路に用いられるタイミング
パルス発生回路図である。第１９図は同じく第１１図に
示した回路に用いられるタイミング発生回路図である。
第２０図はリードサイクル（Ｒｅａｄｃｙｃｌｅ）のタ
イミングチャートである。第２１図はライトサイクル（
Ｗｒｉｔｅｃｙｃｌｅ）のタイミングチャートである。
第２２図は１サイクルでリード（Ｒｅａｄ）および（Ｗ
ｒｉｔｅ）を行う場合のタイミングチャートである。第
２３図はＣＭＩＳｔｙｐｅの半導体メモリ装置の断面図
である。第２４Ａ乃至第２４Ｊ図は第２３図で示された
半導体装置を得るための製造態様を工程順に示す断面図
である。１・・・拡散層、２・・・低抵抗多結晶シリコ
ン層、３・・・高抵抗多結晶シリコン層、９・・・半導
体基板、Ｑｌ，Ｑ２・・・駆動用ＦＥＴ．．Ｑ３，Ｑ４
・・・伝送用ＦＥＴｌＲｌ，Ｒ２・・・負荷抵抗。

Claims

【特許請求の範囲】１ワード線と、上記ワード線に選択信号を供給する選
択回路と、上記ワード線に結合された選択端子と１対の
出力端子とを有するメモリセルと、上記メモリセルから
データが供給される１対の入力端子を有し、タイミング
信号によつてその動作が制御される増幅回路と、上記ワ
ード線の電位を検出する検出回路と、上記検出回路から
出力された検出信号に応答して上記タイミング信号を形
成するタイミング信号発生回路とを含むことを特徴とす
る半導体記憶装置。２上記選択回路は、上記ワード線の一端に選択信号を
供給し、上記検出回路は、上記ワード線の他端の電位を
検出することを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。