JPS6089889A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置に関し、特にＭＩＳＦＥＴ屋半導体
装置によっ【構成したＦＬｉ　ｐ　−ＦＬｏｐ　屋の半
導体記憶装置に向けられた発明である。

半導体メモリデバイスとして、４つのＭＩＳＦＥＴより
成るフリップフロップ凰のダイナミックメモリ方式の半
導体メモリデバイスが米国特許第３．５４１，５３０号
によって知られている。このダイナミックメモリ方式の
半導体記憶装置は常に電源から電流を流して情報を保持
するものではないため無駄な消費電力が生じない。また
、メモリセルの面積も小さく出来る。しかしながら、リ
ークによって記憶情報が消失するので定期的にリフレッ
シュを行う必要がある。このため、複雑なりフレッシュ
の周辺回路が必要となる。

一方、スタチックメモリ方式の半導体メモリデバイスに
お“いては、負荷用ＭＩＳＦＥＴと駆動用ＭＩＳＦＥＴ
とから成る２つのインバータ回路がクロスカップルされ
て成る７リツプフロツプ凰のメモリデバイスが米国特許
第３．５６０．７６４号によって知られている。この種
のメモリデバイスは上述したダイナミックメモリ方式の
半導体メモリデバイスで用いられるリフレッシュ回路が
不要である。しかしながら、消費電力が大きい。この消
費電力を小さくするためにはメモリデバイスの負荷用Ｍ
Ｉ　５ＦＥＴにおけるチャンネル導電率β（チャンネル
幅Ｗ／チャンネル長ｔ）を小さくすることが必要である
。その結果として、チャンネル長ｔを長くせざるを得な
い。したがって、負荷用ＭＩ　５ＦＥＴのサイズが大き
くなり、集積密度が悪くなるという問題が生じる。そこ
で、負荷手段を小さくし、集積密度を向上させるために
、負荷用ＭＩ８ＦＥＴに代わりイオン打込みによって高
抵抗とした多結晶シリコンを負荷手段とすることが！ｌ
ｉｔ！＠５０−１１６４４号公報処よって知られている
号公報口ながらメモリセルの占有面積をダイナミックメ
モリ方式のメモリセルの占有面積はど小さくすることは
困難である。

したがって、ダイナミックメモリ方式のメモリデバイス
程度に集積密度を小さくし、かつリフレッシ二が容易な
メモリデバイスが望まれた。

本発明の１つの目的は、高速動作化を図ることができる
半導体記憶装置を提供することにある。

本発明の他の目的は、高集積化を図ることができ−る半
導体記憶装置を提供することにある。

本願発明の目的、特徴、効果は図面にもとづいた以下の
望ましい実施例の説明から明らかに理解されるであろう
。

第１図において、 一点鎖線で示す部分１は半導体基板表面に基板と逆導電
量の不純物を選択拡散することにより形成した拡散層、
破線で示す部分２ａ、２ｂ、２ｃは多結晶シリコン層で
、２ａが電源ライン（ＶＤＤＬｉｎｅ）、２ｂが伝送用
ＦＥＴＱｓ　、Ｃ４の一端、駆動用ＦＢＴＱＩ　−Ｑｔ
のソースと駆動用ＦＥＴＱ６．Ｑｌのゲートと負荷抵抗
Ｒｔ　−Ｒｔとを接続するライン、２ｃがワードライｙ
　（Ｗｏｒｄ　Ｌｉｎｅ）である。３ａ　、３ｂは負荷
用抵抗Ｒ，、Ｒ，を構成する多結晶シリコン層で３ａが
Ｒ，，３ｂがＲ１である。これは上記多結晶シリコン層
２ａ、２ｂと一体に形成されているが、それよりも不純
物濃度が低く高比抵抗となっている。

５ａ、５ｂ、５ｃはアルミニウム電極配線膜で、５ａが
トルーディジットライｙ　（ｄ　Ｌｉｎｅ）、５ｂが接
地シイｙ　（ＧＮＤ　Ｌｉｎｅ）　、　５　ｃがバーデ
ィジットライン（ｄ　Ｌｉｎｅ）である。６ａ　、６ｂ
は伝送用Ｆ　Ｅ’　Ｔ　Ｑｓ　、Ｃ４の他端部な構成す
る拡散層と電極配線部とのコンタクト部分、２点鎖線で
示す部分７ｍ、７ｂは駆動用Ｆ　Ｅ　Ｔ　Ｑ　ｒ　、Ｑ
ｔのシリコンゲートと伝送用ＦＥＴＱ、、Ｑ４の一端部
を構成する拡散層とのブンタクト部分であり、多結晶シ
リコン層によって直□接拡散層にコンタクトされている
部分である。この部分のコンタクト技術をダイレクトコ
ンタクトと称している。

第２図は第１図に示す半導体メモリデバイス（メモリ毎
ル）　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｍｅｍｏｒｙ　ｄ
ｅｖｉｃｅ（ｍｅｒｎｏｒｙ　’ｃ＝ｔ　ｔ）の回路図
である。同図において、破線枠内に示す部分はすべて同
時に形成された多結晶シリコン層より成っている。すな
わち、電源電圧を印加するための電源電圧ライン（Ｖｐ
ｐ　Ａｉｎｅ）も、゛外部引き出しリードとの接続のた
めのワイヤーをボンディングする部分（ｗｉｒｅ　ｂｏ
ｎｄｉｎｇ　ｐａｄ）以外はすべて多結晶シリコン層よ
り成っている。

Ｊｕｎｃｔｕｒｅｓ　Ｄａ　、　Ｄｂはそれぞれ第１図
に示すダイ−レフトコンタクト部７ａ　、７ｂである。

第３図は第１図のメモリセルが４個配列されたレイアウ
ト図である。図において、破線で示したのが多結晶シリ
コン層、実線で示したのがアルミニウム（ＡＬ）配線層
、２点鎖線で示したのがダイレクトコンタクト部である
。拡散領域は図を簡単化するため省略した。さらに図に
おいて、Ｃ０１゜Ｃｔｔは第１のメモリセルにおける拡
散層と奴より成るデジットラインのコンタクト部で他の
メモリセ／Ｌ／（図示せず）におけるコンタクトを共用
している。同様に、ｃｗｔ　Ｉ　Ｃ１！は第２のメモリ
セルにおけるコンタクト部、Ｃ３１ｅ　ｃｓｔは第３の
メモリセルにおけるコンタクト部そして、Ｃ４□、Ｃ４
！は第４のメモリセルにおけるコンタクト部であり、こ
れらもそれぞれ他のメモリセル（図示せず）のコンタク
トを共用している。ＡＬとのコンタクトは、デジットラ
インに対しては２個とも他のメモリセルに対して共用し
ていることになるから、１つのメモリセルから見れば実
質的に１個ですみ、また、Ｇ＋　、　Ｇｔ　、Ｇｓ　、
Ｇ４はそれぞれ第１、第２、第３、第４のメモリセルに
おける接地ラインと拡散層（ソース領域）とのコンタク
ト部である。接地ラインとのコンタクトは１つのメモリ
セル罠対して１個必要であるから、結果として１つのメ
モリセルに対しては２個ですむ。Ｒ１，Ｒ。

は第１のメモリセルの負荷抵抗、Ｒ１１，Ｒ，は第２の
メモリセルの負荷抵抗、Ｒ，、Ｒ，は第３のメモリセル
の負荷抵抗、そして、Ｒ，、Ｒ，は第４のメモリセルの
負荷抵抗を示す。４つのメモリセルの配列について見れ
ば図から明らかなように、Ｃ□、Ｃ□、Ｇ、、Ｒ，、Ｒ
４で示した第２のメモリセルはＣ，、、Ｃ，、、Ｇ、、
Ｒ，、Ｒ４で示した第１のメモリセルな横にシフトした
状態で配列される。また、Ｃ，、、Ｃ，、、Ｇ、、Ｒ，
、Ｒ，で示した第３のメモリセルは第１のメモリセルを
点”Ａ”を中心として１８０°回転した状態で配列され
る。さらに％　Ｃ４１、Ｃ４ｔ　ｇ　Ｇ４　ｇ　Ｒ７＃
　ＲＢで示した第４のメモリセルは第３のメモリセルを
横にシフトした状態で配列される。このような４つのメ
モリセルは、さらにり、−Ｌｌ線およびり。

＝Ｌ、線を線対称として縦方向（又は列方向）Ｋ配列さ
れる。また、横方向（又は行方向）にはそのままシフ）
　（ｓｈｉｆｔ）　Ｌ、た状態に配列されメモリマトリ
クスを構成する。

次に、メモリセル内のＭＩＳＦＥＴ部と負荷抵抗部につ
いて説明する。

第４ＡｌｌはＭＩＳＦＥＴであり、特に多層配線化しや
すいＬ　ＯＣＯＳ　（Ｌｏｃａｌ　０ｘｉｄａｔｉｏｎ
　ｏｆＳｉｌｉｃｏｎ）構造を示す。１は拡散層、８ａ
は半導体表面パッシベーション用ｓｉｏ、膜、８ｂはゲ
ート絶縁膜、９は半導体基板である。

また、第４Ｂ図は負荷用多結晶シリコン層部分を示す。

２ａ、２ｂ、２ｃは低抵抗の多結晶シリコン肩部で配線
として用いられ、３ａは高抵抗の多結晶シリコン肩部で
負荷抵抗として用いられる。

４は、ｃｖＤ−ｓｉｏ、膜である。図は、不純物が多結
晶シリコン層に導入した直後を示す。

記憶情報を保持するためには、負荷手段を通じてどの程
−の電流を供給すればよいかについて示すのが第５Ａ図
（室温２５℃の場合）と第５Ｂ図（７０℃の場合）であ
る。これは、２つのメモリ　゛セルにおける保持電流Ｉ
ＤＭと印加電圧ＶＤＭとの相関図を４つのサンプルａ、
ｂ、ｃ、ｄについて示す。保持電流ＩＤＭおよび印加電
圧ＶＤＭは、それぞれ第２図に示された電源電圧ライン
（ＶＤＤ　Ｌｉｎｅ）に流れる電流およびそのラインに
供給される電圧である。

この図からも明らかなように、室温２５℃の場合、もつ
とも大きな保持電流が必要とするサンプルａにおいても
電源電圧ｖＤＤが１２Ｖの場合はメモリセル当り約５　
Ｘ　１０−”　Ａであり、これＫよっ【情報保持が可能
である。したがって、１メそりセル当りの消費電力は０
．６　Ｘ　１０””Ｗ　（０，６μＷ）ですむ。

なお、デバイスの温度が高くなると情報保持に必要な電
流は大きくなる。なぜならば、接合を通じてリークする
電流が温度上昇とともに大きくなるからである。第５Ｂ
図は第５Ａ図におけると同じサンプ／Ｌ／　ａ、　ｌ）
　ｇ　Ｃｇ　ｄについて必要な保持電流を示すもので、
両図を比較すれば上述のことが明らかとなる。

ところで、温度上昇によってリーク電流が大きくなるが
、本発明によれば負荷手段として用いた多結晶シリコン
層の比抵抗が温度上昇によって低くなるので、リーク電
流の増大に伴って供給電流が増大し、温度上昇によって
情報保持が不能になるというおそれはない。

なお、多結晶シリコン層の負荷手段を構成する部分の抵
抗は例えばイオン打込みによる不純物の打込量の調節に
よって行う。第６図はイオン打込量と抵抗値Ｒ０との相
関関係を示す相関図である。

イオン打込量が１０１シー以下においては１０１０Ω／
口と抵抗値は略一定の値となり、抵抗値の制御が容易で
ある。もっとも、保持電流が大きい場合は抵抗値を下げ
るためイオン打込量を増大させることが必要であること
はいうまでもない。

次に、第１図に示した本発明のメモリセ、ｙｙ（ｍｓ−
ｍａｒｙ　ｃｅｌｌ）を得る方法を第７Ａ乃至７Ｂ図お
よび第８Ａ図乃至８Ｂ図を用いて説明する。

（１）比抵抗８〜２０Ω画を有する半導体基板を用意し
、この基板表面に厚さ１μの熱酸化膜を形成する。

（２）ＭＩＳＦＥＴが形成されるべき部分の半導体基板
表面を露出するために熱酸化膜を選択的にエツチングす
る。

（３）シかる後、露出した半導体基板表面に厚さ７５０
〜１００ＯＡのゲート酸化膜（Ｓｉｎ、　）　１２を形
成する。（第７Ａ図、第８Ａ図参照）（４）多結晶シリ
コン層と直接コンタクトを取るべき部分のゲート酸化膜
１２を選択的にエツチングし、ダイレクトコンタクト穴
１３．１４を形成する。（第７Ｂ図、第８Ｂ図参照）′ （５）酸化膜１１、ゲート酸化膜１２、コンタクト穴１
ａ、ｘｉを有する半導体基板５．１０主表面全体にシリ
コンをＣＶＤ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅ
ｐｏｓｉ−ｔｉｏｎ）法によりデポジットし、厚さ３０
００〜５０００Ａの多結晶シリコン層を形成する。

（６）多結晶シリコン層１４を選択的にエツチングする
。そして、残された多結晶シリコン層１４をマスクとし
てゲート酸化膜１２を選択的にエツチングする。（第７
Ｃ図、第８Ｃ図参照）（７）半導体基板１０主表面全体
にＣＶＤ法によりＣＶＤ−８ｉｎ、膜を２０００〜３０
００Ａの厚すニデポジットする。

（８）抵抗体とすべき多結晶シリコン層上のみ上記ＣＶ
Ｄ−８ｉｎ、膜１５を選択的に残す。

（９）多結晶シリコン層をマスクとして半導体基板１０
内Ｋ　リンを拡散し、不純物濃度１０”　ａｔｏｍｓ／
ｃｒＩのソース領域１６およびドレイン領域１７を形成
する。この時、多結晶シリコン層内にも不純物が導入さ
れてゲート電極１８、ダイレクトコンタクト７　ｂ、　
Ｗｏｒｄ　１ｉｎｅ　２０およびＶＤＤ　１ｔｎｅ２１
を形成する。（第７Ｄ図、第８Ｄ図参照）（１（ｌ　上
記ＣＶＤ−８ｉｎ！膜１５を除去し、半導体基板１０主
表面全体にＰ　Ｓ　Ｇ　（Ｐｂｏｓｐｈｏ−８ｉｌｉｃ
ａｔｅ−Ｇｌａｓｓ）膜２０を７０００〜９０００Ａの
厚さ圧形成する。

ａυ　しかる後、Ａｔを半導体基板１０主表面に全面蒸
着し、厚さ１μのＡｔ膜２１を形成する。

ａ湯　上記Ａｔ膜を選択的にエツチングし、接地ライｙ
　（ｇｒｏｕｎｄ　ｌゑｎｅ）　２２、およびｄｉｇｉ
ｔ　１ｉｎｅｓ２３．２４を形成する。（第７Ｅ図、第
８Ｅ図参照） 以上、本発明のメモリセルを得る方法を説明したがこの
方法において、以下の変更が可能である。

（→　負荷抵抗Ｒ，、Ｒ，の抵抗値を調整するため、第
６図の関係より上記工程（５）の後、多結晶シリコン層
１４内に不純つのイオン打込みが成される。

（ｂ）　工程（６）ノ後ＫＣＶＤ−８ｉＯ，膜１５を形
成したが、ゲート酸化膜１２を残したまま半導体基板１
０主表面全体ＫＣＶＤ−８ｉｎｇ膜１５を形成してもよ
い。この・場合、第８Ｃ図のＳで示したように酸化膜１
１と多結晶シリコン層１４０段差が大きくならず、ＣＶ
Ｄ　５ｉｆｔ膜１５の被着状態が良い。

（Ｃ）　ＣＶＤ−８ｉｎ、膜１５のように外部から被着
する方法を取らず、多結晶シリコン層１４表面を熱酸化
し、多結晶＆　ＩＪコ／層１４に形成された熱酸化膜を
マスクとしてもよい。特にこの場合には、多結晶シリコ
ン層の側面を充分覆うことができるから、不純物の温人
を充分防ぐことができる。

（ｄ）　本発明のメモリセルは多層配線を成すため平坦
化の計れる第４Ａ図のようなＬＯＣＯ８構造とするのが
好適である。ＬＯＣＯ８構造の実施例については後述さ
れる。

（ｅ）　抵抗体を形成すべき部分の多結晶シリコン層を
覆うための膜はＣＶＤ−８ｉ０を膜にかぎらず８３、Ｎ
、膜の絶縁膜でもよい。

次に、相補型ＭＩＳ型半導体記憶装置において、負荷手
段として高抵抗多結晶シリコン層を用いスイッチ手段と
して単一の導電型のＭＩＳＦＥＴを用いたフリップフロ
ップにより各メモリセルを構成し、相補型ＭＩＳ型回路
により周辺回路を構成した場合の実施例について説明す
る。

第９図は周辺回路にＣＭＩＳ（相補型ＭＩＳ）回路を用
いた基本的な回路図を示す。

１はメモリセルで、Ｎチャンネ／Ｉ／ＭＩｓＦＥＴＭ１
〜Ｍ、及び高抵抗Ｒ，，Ｒ，により構成される。すなわ
ち、ＮチャンネｙＭＩｓＦＥＴＭ１と高抵抗Ｒ１とによ
って一つのインバータが構成され、ＮチャンネルＭＩＳ
ＦＥＴＭ、と高抵抗Ｒ８とによっ【他のインバータが構
成される。そしてこの二つのインバータを相互にたすき
かけ接続（クロスカップル）することによりメモリセル
の主要部をなすフリップ７ｐツブが構成される。

Ｍ、、Ｍ、はプレチャージ用回路ＰＣを構成するＰチャ
ンネ／ｌ／型ＭＩＳＦＥＴで、ダイナミックな動作をさ
せるためプリチャージ用トランジスタとしての機能を果
す。

Ｍ、〜Ｍ１゜はセンスアンプＳＡを構成するためのＭＩ
　５ＦＥＴで、Ｍ７．Ｍ、はＰチャンネルＭＩ　Ｓ　Ｆ
　Ｅ　Ｔ、　Ｍａ　、　Ｍｌ。はＰチャンネ／Ｉ／ＭＩ
ｓＦＥＴである。ＭＩＩはスイッチング用Ｐチャンネル
ＭＩＳＦＥＴである。

一対のデータ線ｔｌ　ｐ　ｔ、は上記センスアンプＳＡ
に接続され、ｔ、’　、　ｔ＠’は図示しないがデータ
入力回路の出力が接続される。

この回路においてＭＩＳＦＥＴＭ、、Ｍ、　はｆツブ選
択信号ＣＢの低レベル、高レベルに応ジオンオフする。

′ＭＩ　ＳＦＥＴＭ、、Ｍ、のオンによりデータ線’ｌ
　＋　ｔ、に付随するコンデンサ（図示しない）に充電
が行われる。Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｍｓ　。

Ｍ４はワード信号の高レベルによりオン状態となる。セ
ンスアンプＳＡはクロック信号φが高レベルドナ’）　
Ｍ　Ｉ　８　Ｆ　Ｅ　Ｔ　Ｍ　Ｉｔがオン状態となるこ
とにより動作可能状態となる。

メモリセルからのデータの読み出しにおいては、チップ
選択信号ＣＢの高レベルの期間にワード信号を高レベル
とすることにより、ＭＩＳＦＥＴＭｅ　、Ｍ４がオン状
態となりメモリセルの内容によってデータ線ｔＩｐ’ｔ
の状態が設定される。

その後にクロック信号φが高レベルとなることによりセ
ンスアンプＳＡが動作可能状態となり、このセンスアン
プＳＡはデータ線の状態に対応して増幅動作を行う。

メモリセルへのデータの書き込みはデータ線ｔＩ　＋　
ｔ３の状態を設定した状態でワード信号を高レベルとす
ることにより行われる。

以上の如く、ＣＭＩＳ屋半導体メモリデバイス（Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ　ｍｅｍｏｒｙ　ｄｅｖｉｃｅ）
においては、メモリセルの駆動手段としてＮチャンネル
ＭＩＳＦＥＴが用いられ、負荷手段としてＰチャンネル
ＭＩＳＦＥＴでなく、高抵抗のポリシリコンが用いられ
、メモリセル周辺回路は通常のＣＭＩＳ型回路型用路ら
れている。

１次に、かかるＣＭＩ　ＳＲ半導体メモリ装置（Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ　ｍｅｍｏｒｙ　ｄｅｖｉｃｅ　
）より成る具体的実施例を以下に述べる。

第１０図は、４にビットのＣＭＯＳスタチックＲＡＭの
ブロックダイアグラムである。図において、Ａ　６−Ａ
　１　ｌは外部からのアドレス信号が供給される端子、
ＤＩＮ　ｔ　Ｄｏｕｔはそれぞれ入力端子および出力端
子、ＷＥはライトエナブル信号端子そしてＣＢはチップ
エナブル信号端子を示す。５０〜６１はアドレスバッフ
ァ回路、６２は入力バッファ回路、６３はライトエナプ
ルバッファ回路、６４はチップエナブル回路、６５は出
力バッファ回路、６６はＲ８Ｗデコーダ回路、６７はク
ロック発生回路、６８はメモリセルマトリクス（ｍｅｍ
ｏｒｙｃｅｌｌ　ｍａｔｒｉｘ）でｒｏｗに６４個、ｃ
ｏｌｕｍｎに６−４個のセルが存在している。６９はｃ
ｏｌｕｍｎ入出力回路、７０はｃｏｌｕｍｎデコーダ回
路を示す。

次に、第１０図で示された各々の回路部を具体的に説明
する。

第１１図は、第１０図におけるロウデコーダ回路（ｒｏ
ｗ　ｄｅｃｏｄｅｒ　ｃｉｒｃｕｉｔ　）　６６、クロ
ック発生回路（ｃｌｏｃｋ　ｇｅｎｅｒａｔｏｒ　ｃｉ
ｒｃｕｉｔ）　６７、メモリセルマトリクス回路（ｍｅ
ｍｏｒｙ　ｃｅｌｌ　ｍａｔｒｉｘｃｉｒｃｕｉｔ）　
６８、カラム入出力回路およびカラムデコーダ回路（ｃ
ｏｌｕｍｎ　ｄｅｃｏｄｅｒ　ｃｉｒｃｕｉｔ）　７０
の詳細を示す回路図である。図において、ＲＤＩ。

ＲＤ２・・・・・・は、列アドレスデコーダ回路　（ｒ
ｏｗａｄｄｒｅｓｓ　ｄｅｃｏｄｅｒ　ｃｉｒｃｕｊｔ
）であり、スピードアップを計るためにメモリセルマト
リクスの中央すなわち、カラムの３２番目と３３番目の
間に存在している。ＬＤＩ・・・・・・ＬＤＩ５．ＬＤ
Ｉ６はカラムアドレスデコーダ回路（ｃｏｌｕｍｎ　ａ
ｄｄｒｅｓｓ　ｄｅ−ｃｏｄｅｒ　ｃｉｒｃｕｉｔ　）
である。このカラムアドレスデコーダ回路からは互いに
真（ｔｒｕｅ）、偽（ｂａｒ）の２つのアドレス出力信
号を出す。そのため、ＬＤＩからはアドレス出方端子Ｙ
１．Ｙ、、ＬＤ２からアドレス出力端子Ｙ８．Ｙ、、Ｌ
Ｄ１５からアドレス出力端子Ｙ！９．Ｙ、、そしてＬＤ
１６からアドレス出力端子Ｙ□、Ｙ４が引き出される。

このアドレス出力端子にはそれぞれデコーダドライバ回
路（Ｄ＋　、Ｄａ・・・Ｉ）＋ｏ　−Ｄｓｔ）が接続さ
れる。

このデコーダドライバ回路からは２つのアドレス出力信
号を出す。従って、３２個のデコーダドライバ回路によ
って、縦列の１番地から６４番地まで選択できる。そし
て、ａ５　、ａ５のアドレス制御信号によって１列だけ
選ばれる。ＳＡ、　、　ＳＡ、　。

５Ａｅｓ　、　ＳＡｅｍはセンスアンプであり、第９図
のセンスアンプＳＡに対応する。ＰＣ，、ＰＣ，、ＰＣ
６１゜ＰＣ＋ｓはプリチャージ用回路であり、第９図の
Ｍａ　、Ｍａのプリチャージ用トランジスタで構成され
ているプリチャージ用回路ＰＣに対応する。

そして、ＮチャンネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｍ　ｔ
ｏは第９図のＭＨに対応するＯ尚、ＰチャンネルＭＩＳ
ＦＥＴＭａｔはプリチャージ用トランジスタであり、情
報が定まるまでセンスアンプラインＳＡＬを高（、Ｈｉ
ｇｈ）レベル（Ｖｃｃレベル）に保持し、センスアンプ
ＳＡ、、ＳＡ６．ＳＡ、□＊ＳＡ６ｇを動作しないよう
にする。特に高レベルに保持するような手段を取った場
合、外部からのノイズによってこれらのセンスアンプが
動作してしまうこＥがない。

第９図の場合、ＭＩＳＦＥＴＭ、、がＯＦＦの時、接合
点Ｊが７０−ティングになり、ノイズが入りやすい状態
となる。従ってｔｌ　＋　ｔ２の情報が決定されない状
態で動作する可能性がある。

次に、第１１図に示した回路に入力される信号を得るた
めの具体的な回路が第１２図乃至第１９図に示す。

第１２図は第１０図のチップエナブルバッファ回路６４
であって、外部からのチップエナブル信号ＣＢから内部
信号ＣＥ１．ＣＥ、、ＣＥ、。

ＣＥ、、φｙおよびＸを発生させる。尚、第１２図のス
イッチＳＷの状態はチップエナプル信号ＣＥが入力され
た時、各出力端子から図に示した信号を引き出す状態を
示している。

また、チップエナブル信号ＣＥ入力によって各出力端子
から図示した信号を引き出すには、スイッチＳＷの状態
を切換えればよい。かかるスイッチＳＷの切換えは通常
マスタースライスとして知られている技術により半導体
集積回路内の配線を若干変更することによって実現され
る。

第１３図は、第４０図のライトエナブルバツファ回路６
３であって、外部からのライトエナブル信号ＷＥから内
部信号φＲ，ＷＥ、φＷを発生させる。この場合におい
ても第１２図と同様ＣＥ。

ε下の切換えをマスタースライスにより行りている。

第、１４図は、第１０図のデーメインバッファ回路６２
であって、外部からのデータ入力信号ＤＩＮから内部デ
ータ信号ｄ＆ｎ　＊　ｄｉｎを発生させる。

第１５図は、第１０図のアドレスバッファ回路５１〜５
４．であって外部からのアドレス信号Ａ。

〜Ａ４から内部アドレス信号ａＱ−ａ４およびａＯ−ａ
４を発生させる。

第１６図は、第１０図のアドレスバッフ７回路５５．５
６であって、外部からのアドレス信号Ａ、ｓ　、　Ａｓ
から内部アドレス制御信号ａｌｌ＋ａｌおよび内部アド
レス信号ａｌ！ｙ　ａＯをそれぞれ発生させる。

第１７図は、第１０図のアドレスバッファ回路５７〜６
１であって、外部からのアドレス信号人、〜ＡＩｌから
内部アドレス信号ａ、〜ａｌｌおよ。

びａ、〜ａｔｔを発生させる。

第１８図はタイミングパルス発生回路でありて。

内部アドレス信号ａ。−ａｌｌ　ｔ　ａＯ”　ａｌｌお
よび内部信号ＣＥ、から内部信号φ１．φ８□、φ工、
を発生させる。

第１９図は、タイミングパルス発生回路であって、内部
信号φアから内部信号φアｙＡ１１＊φＭ。

φつを発生させる。

外部からの信号は第２０図乃至第２２図に示すタイミン
グチャートに示すように発生される。特に第２０図はリ
ードサイクＡ／　（ｒｅａｄ　ｃｙｃｌｅ）　のタイミ
ングチャート、第２１図はライトサイクル（ｗｒｉｔｅ
　Ｃｙｃｌｅ）のタイミングチャートそして第２２図は
１サイクルでリード（ｒｅａｄ）およびライ）　（ｗｒ
ｉｔｅ）を行５場合のタイミングチャートを示す。

第２０図乃至第２２回圧おいて、ｔＣはサイクル時間、
ｔＡＣはアクセス時間、ｔＣＥはチップイネーブル巾、
ｔＰはチップイネーブルプリチャージ時間、ｔＡＨはア
ドレス保持時間、ｔＡＳはアドレス・セットアツプ時間
、ｔＯＦＦはアウトプット・バッファ遅延時間、ｔＷＳ
はライトイネ、−プル・セットアツプ時間、ｔＤＩ）（
はインプットデータ保持時間、ｔＷＷはライトイネーブ
ル巾、ｔＭＯＤはモディファイ時間、ｔＷＰＬはＷＥ→
ＣＥ時間、ｔＤ８はインプットデータ・セットアツプ時
間、ｔＷＨはライトイネーブル保持時間、ｔＴは立上り
・・立下り時間である。

次に、上述したＣＭＩ　ｌ！１半導体装置の構造的特徴
およびその製法について説明する。

第２２図はかかるＣＭＩＳ型半導体記憶装置の断面図で
ある。

１０３はＮｉ半導体基体、１０４はＰａ半導体ウェル、
１０５は厚いＳ　ｔＯ，膜、１０６はゲート絶縁膜、１
０７は多結晶シリコンゲート電極、１０８はゲート電極
と同時に形成された多結晶シリコン層で、部分的にＳｉ
ｎ、　ＣＶＤ膜１０９によりマスクされ、核部１０８ａ
において不純物のドープが阻止されて高抵抗のままとさ
れている。かかる多結晶シリコン層１０８をメモリセル
の負荷手段たる高抵抗体として用いるのである。１１０
はＰチャンネルＭＩ　５ＦＥＴのソース、１．１１はＰ
チャンネルＭＩＳＦＥＴのドレイン、１１２はＮチャン
ネルＭＩ　５ＦＥＴのソース、１１３はＮチャンネルＭ
ＩＳＦＥＴのドレイン、１１４は表面パラγべ一７１ン
用Ｐ８Ｇ膜、１１５はアルミニウム電極である。

第２４Ａ乃至第２４Ｊ図はかかる半導体記憶装置の製造
態様を工程順に示すものである。

（１）Ｎ＋型半導体基板１０３表面を酸化してＳｉｎ！
膜１０膜上０５し、ウェルな形成すべき部分におゆるＳ
　ｉＯ，膜１０５をフォトエツチングにより除去する。

そして、その状態でウェルにイオン打込みをする。１１
６はフォトレジスト膜である。

（第２４Ａ図参照） （２）次いで、Ｐ型不純物を拡散し″ＣＰ型半導体ウェ
ル１０４を形成する。（第２４Ｂ図参照）（３）半導体
表面に形成されたＳｉＯ□膜１０膜上０５し、次に表面
を薄く酸化して絶縁膜１１８を形成し、次いでティ。ド
ライド（８ｉａＮａ）膜１１７を表面にデポジションし
、その後フォトレジスト膜１１６を形成する。そしてこ
のフォトレジスト膜１１６をマスクとして用いたナイト
ライド膜１１７をフォトエツチングする。（第２４Ｃ図
参照）（４）さらにフォトレジスト膜１１６をウェル部
以外の部分につける。その状態でイオン打込みする。

（第２４Ｄ図参照） （５）この状態で、上記ナイトライド膜１１７をマスク
として選択酸化して素子分離用アイソレージロン膜を形
成し、さら罠マスクとして用いたナイト２イド膜１１．
７を除去する。そして、半導体基板１０３の裏面もエツ
チングする。（第２４Ｅ図参照） （６）半導体表面を加熱酸化してゲート絶縁膜１０６を
、形成し、次いで、多結晶シリコン層１０７，１０８を
形成する。１０７はゲート電極を構成し、１０８はメモ
リセルの負荷手段となる高抵抗体を構成する。なお、多
結晶シリコン層１０７，１０８の形成後、薄くイオン打
込みして、高抵抗体の比抵抗を一定の値に制御する。（
第２４Ｆ図参照）（７）半導体ウェル部上にマスク１１
９を形成する。

この状態で、Ｐチャンネ／Ｌ／ＭＩｓＦＥＴのソース。

ドレイン拡散用窓開部を股汁、その窓開部を通じてＰ盤
下細物を拡散しソース１１０．ドレイン１１１を形成す
る。（第２４Ｇ図参照）（８）上記マスクを除去し、逆
にＰチャンネル部上をマスク１１９で被う。なおこのと
き、多結晶シリコン層１０８上の一部もマスクで被う。

高抵抗状態を維持するため不純物が拡散しないようにす
る必要性があるからである。（第２４Ｈ図参照）この状
態で、ソース、ドレイン拡散用窓開部を設け、その窓開
部を通じてＮ型不純物を拡散し、ソース１１２．ドレイ
ン１１３を形成する。

（９）その後、ＰＳＧ膜１１４を形成する。このＰＳＧ
膜１１４を７オトエツチングして電極取出用窓開部を形
成する。（第２４Ｉ図参照）（至）その後アルミニウム
電極を形成する。（第２４Ｊ図参照） 以上、本発明を具体的な実施例に基づいて説明したが、
本発明によれば以下に述べられた効果が期待できる。

（ａ）　負荷手段として用いたポリシリコンからなる高
抵抗体の抵抗は、比抵抗が大きいので極めて小さい面積
でよく、またメモリセルにデータが一度書き込まれ、次
にリフレッシュされるまでの間に書き込み情報たる電荷
がリークする分を補充するに充分な微小電流を供給でき
るような値にする。

例えば容易にＩＯＧΩ程度の抵抗値でよい。なお、リー
クは寄生容量の接合を通じて流れる電流及び、ＯＦＦ状
態にあるＭＩＳＦＥＴを通じて流れるテーリング電流に
より生じる。

これを補充する僅かな電流を負荷手段として用いられた
多結晶シリコン高抵抗体を通して情報蓄積手段（ｃａｐ
ａｃｉｔｏｒ）に流すことにより、Ｃｅｌ　１四部では
リフレッシュを定期的に行う必要がないスタチックメモ
リ方式で働く。

一方、セル外部では、第９図あるいは第１１図で示した
如くチップエナプル信号を用いてプリチャージ用回路（
ＰＣ、ＰＣ，、ＰＣ，・・曲）を動作させるダイナミッ
ク的な動作が可能である。もちろん、必ずプリチャージ
用回路を用いてクロックドライブする必要もなくスタチ
ックな動作を行ってもよい。この場合でも、ダイナミッ
クメモリ方式の４Ｍ０８ＦＥＴより成るツリツブフロッ
プ型のメモリセルとほぼ等しいセル面積をもったスタチ
ックメモリ方式の半導体メモリセルが得られる。

ちなみに、本発明のセル面積は負荷手段としてエンハン
スメン）ｍＭＯ８ＦＥＴを用いたスタチックメモリ方式
の６Ｍ０８ＦＥＴより成るフリップ７０ツブのメモリー
セル（６Ｍ　ＯＳ　−ｍｅｍｏｒｙＣｅｌｌ）に比べて
面積率で０．３８と極めて小さくなる。また、セル面積
を小さくすることができるということで知られている負
荷手段としてデプレッシ冒ンｆｆ１Ｍ０８ＦＥＴを用い
た６Ｍ０Ｓメモリセルに比べて面積率で本発明のＣｅ１
ｌＯ方が０．６５と小さくすることができる。さらに、
ＣＭＯ８型のメモリセルと比較してみれば本発明の方が
面積率で０．３１と極めて小さくなる。特に、ＣＭＯ８
型のメモリセルの場合、Ｐチャンネ／Ｉ／ＭＯ８ＦＥＴ
とＮチャンネルＭＯ８ＦＥＴとの間圧ウェル接合を介在
させるため一定以上の間隙を設けなければならず、これ
が集積度を低下させる大きな原因となっていた。しかし
ながら、本発明によればメモリセルとしてコンプリメン
タリＭＩＳ型回路のうち一方のチャンネル型ＭＩ　５Ｆ
ＥＴのみを用い、他方のチャンネルｆｉＭＩｓＦＥＴを
用いないからＭＩＳＦＥＴ素子相互間に広い間隙を設け
ておくことが必要でなくなるので、高集積化を図ること
ができる。

（ｂ）　負荷手段である多結晶シリコン高抵抗体により
僅かな電流しか流れず、それによって充分リフレッシュ
可能であるためコンプリメンタリＭＩＳ型メモリと消費
電力をほとんど同じにすることが”　できる。勿論リフ
レッシュのための回路も不要となる。

一方、周辺回路についてはコンプリメンタリＭＩＳ型回
路を用い、コンプリメンタリＭＩＳ型回路の特徴を充分
に活かされる。

（Ｃ）　負荷手段を構成する多結晶シリコン層と、その
負荷手段に電源電圧を印加するための多結晶シリコン層
とを一体に形成することができるので、両者をコンタク
トするための特別の領域が不要となり、そのコンタクト
領域の分占有面積を小さくすることができる。

すなわち、複数のメモリセルから成るメモリマトリクス
（ｍｅｍｏｒｙ　ａｒｒａｙ）内では、電源電圧ライン
と負荷手段とは一体の多結晶シリコン層によって構成さ
れ、かかる電源電圧ラインとアルミニウム配線より成る
パッド（Ｐａｄ）　とはメモリマトリクス（ｍｅｍｏｒ
ｙ　ｍａｔｒｉｘ　）外で接続される。従って、その接
続点数（コンタクト数）は究めて少なくてすむ。

この点については、上述したメモリセルに限定されるも
のではなく、電源電圧を印加する端子側に接続された負
荷手段（ｌｏａｄ　ｍｅａｎｓ）　と接地端子（ｇｒｏ
ｕｎｄ　ｔｅｒｍｉｎａｌ）側に接続されたドライバ手
段（ｄｒｉｖｅｒ　ｍｅａｎｓ）より成るインバータ素
子を用いた半導体装置全般に適用できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体メモリデバイス
のレイアウト図である。第２図は第１図に示す半導体メ
モリデバイスの回路図である。第３図は第１図の半導体
メモリデバイスが４個配列されたレイアウト図である。 第４Ａ、４Ｂ図はそれぞれＭＩＳＦＥＴ部と負荷抵抗部
を示す断面図である。第５Ａ図、第５Ｂ図は半導体メモ
リデバイスにおいて、情報保持に必要な電流と使用電圧
との相関図である。第６図は多結晶シリコンに対する不
純物の打込量と抵抗との相関図である。第７Ａ乃至７Ｅ
図は第１図に示された半導体メモリデバイスを得るため
の製造工程を示す平面図である。第８Ａ乃至８Ｅ図は第
７Ａ乃至第７Ｅ図におけるそれぞれの断面図である。第
８Ａ図は第７Ａ図のＡ　−Ａ’　切断断面図である。第
８Ｂ図は第７Ｂ図のＢ−Ｂ　切断断面図である。第８Ｃ
図は第７Ｃ図のｃ　−ｃ’　切断断面図である。第８Ｄ
図は第７Ｄ図のＤ　−Ｄ’　切断断面図である。そして
、第８Ｅ図は第７Ｅ図のＢ　−Ｅ’　切断断面図である
。 第９図は本発明の他の実施例を示す回路図であって、周
辺回路にコンプリメンタリＭＩＳＦＥＴ（以下、ＣＭＩ
Ｓと称す）回路を用いた回路図である。第１０図は４に
ビットのＣＭ　Ｉ　Ｓ　ＳｔａｔｉｃＲＡＭのブロック
ダイアグラムである。第１１図は本発明の他の実施例を
示す回路図であって、ブロックダイアグラムで示した第
１０図の具体的な回路図を示す。第１２図は第１１図に
示した回路に用いられるチップエナブルバッフ７回路図
である。第１３図は第１１図に示した回路に用いられる
ライトエナプルバッファ回路図である。第１４図は第１
１図に示した回路に用いられるデータインバッファ回路
図である。第１５図は第１１図に示した回路に用いられ
る外部からのアドレス信号ＡｏからＡ４までをバッファ
するためのアドレスバッファ回路図である。第１６図は
第１１図に示した回路に用いられる外部からのアドレス
信号ＡＩｌ。 Ａ、をバッファするためのアドレスバッファ回路図であ
る。第１７図は第１１図に示した回路に用いられる外部
からのアドレス信号Ａ７から人３．までをバッファする
ためのアドレスバッファ回路図である。第１８図は第１
１図に示した回路に用いられるタイミングパルス発生回
路図である。第１９図は同じく第１１図に示した回路に
用いられるタイミング発生回路図である。第２０図はリ
ードサイクル（ｒｅａｄ　ｃｙｃｌｅ）のタイミングチ
ャートである。第２１図はライトサイク／ｌ／　（ｗｒ
ｉｔｅ　ｃｙｃｌｅ）のタイミングチャートである。第
２２図はｌサイクルでリード（ｒｅａｄ）および（ｗｒ
ｉｔｅ　）を行う場合のタイミングチャートである。第
２３図はＣＭＩ　Ｓ　ｔｙｐｅの半導体メモリ装置の断
面図である。 第２４Ａ乃至第２４Ｊ図は第２３図で示された半導体装
置を得るための製造態様を工程順に示す断面図である。 １・・・拡散層、２・・・低抵抗多結晶シリコン層、３
・・！高抵抗多結晶シリコン層、９・・・半導体基板、
Ｑ＋　、Ｑｌ・・・駆動用Ｆ　Ｅ　Ｔ、　Ｑｓ　、Ｑ４
・・・伝送用Ｆ　Ｅ　Ｔ、　Ｒ１，Ｒｔ・・・負荷抵抗
。 第　１　図 第　２　図 第　３　図 坑４Ａ図　第４Ｆ３ □□Ｕ 第５Ａ図 ｆｐ　力ｎ　９／ｆＴＤｓ（Ｖ）− 第　５Ｂ　図 ｅ口広９Ｆｆ−１ろ々イ　（旬　− 第　６　図 イ″ＸンＪ丁ｙトジ＾Ｖ（、陳−３） 第７Ａ図 、Ｍｌ八 １亙Ａ′ 第ＴＢ１’ｌＩ 馴１β ：ＩＩＬＣ１ 第７Ｄ図 噛巾 ｒ　、？’　、＋　：　−−＋ −Ｅ図 ７７　第　８　Ａ　図 ゝ１０ 第８Ｆン図 第　９　図 （Ｅ。 第１４図％、　％を 第　１５１１ −Ｉ＃ｃ 第一１６　図 第　１７　図　４１２、 （ｆ） 第１９図 万 第２２Ｌ！Ｉ ＰｒＡＤ−／−ｆ０１’ＨＦＹ− ■ノＰｔＴＥｔＪｃｌｌｆ 第２３図 第２４Ａ図 第２４Ｂ図 第２４ｃ図　゛ 第２４Ｄ図 第、２４・Ｅ図

Claims (1)

1. 【特許請求の範囲】 １、入力端子を有する増幅回路と、それぞれデータ線を
   介し【互いに異なるメモリセルの情報が伝えられるべき
   複数のコモンデータ線と、上記複数のコモンデータ線の
   なかから択一的にコモンデータ線を上記増幅回路の入力
   端子に結合させる選択回路とを含むことを特徴とする半
   導体記憶装置。 ２、上記選択回路は、上記増幅回路の入力端子に接続さ
   れた第２コモンデータ線と、上記コモンデータ線のそれ
   ぞれと上記第２コモンデータ線との間に結合され、択一
   的に導通状態にされるＭＩＳＦＥＴとを有することを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。