KR100368346B1 - 통합된 논리 및 메모리 회로에 대한 실리콘 온 절연체구동 회로 - Google Patents

통합된 논리 및 메모리 회로에 대한 실리콘 온 절연체구동 회로 Download PDF

Info

Publication number
KR100368346B1
KR100368346B1 KR10-2000-0019984A KR20000019984A KR100368346B1 KR 100368346 B1 KR100368346 B1 KR 100368346B1 KR 20000019984 A KR20000019984 A KR 20000019984A KR 100368346 B1 KR100368346 B1 KR 100368346B1
Authority
KR
South Korea
Prior art keywords
transistor
voltage
mosfet
terminal
electrically coupled
Prior art date
Application number
KR10-2000-0019984A
Other languages
English (en)
Other versions
KR20010006988A (ko
Inventor
래티모어조오지맥닐
미칸도날드조오지2세
파텔빈타미네쉬
영구스와이-얀
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20010006988A publication Critical patent/KR20010006988A/ko
Application granted granted Critical
Publication of KR100368346B1 publication Critical patent/KR100368346B1/ko

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01Modifications for accelerating switching
    • H03K19/017Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003Modifications for increasing the reliability for protection

Abstract

본 명세서에는 바디 전압 제어단과 전압 클램프단을 구비한 실리콘 온 절연체 디지털 회로가 개시되어 있다. 바디 전압 제어단은 입력 제어 신호에 응답하여 출력 구동 신호를 제공한다. 바디 전압 제어단은 제 1 트랜지스터를 포함하며, 상기 제 1 트랜지스터는 조합 논리 회로에 전기적으로 결합된 단자와, 트랜지스터가 활성 상태인 경우에 트랜지스터의 문턱 전압이 감소되도록 입력 제어 신호에 전기적으로 결합된 바디 콘택트를 갖는다. 트랜지스터의 감소된 문턱 전압은 입력 제어 신호에 응답하여 제 1 트랜지스터가 비활성 상태로 천이하는 속도를 증가시킨다는 것을 용이하게 알 수 있다. 전압 클램프단은, 제 1 트랜지스터가 비활성 상태인 경우에, 입력 제어 신호에 응답하여 단자를 기준 전압에 전기적으로 결합시키는 제 2 트랜지스터를 갖는다.

Description

통합된 논리 및 메모리 회로에 대한 실리콘 온 절연체 구동 회로{CIRCUIT DRIVER ON SOI FOR MERGED LOGIC AND MEMORY CIRCUITS}
본 발명은 반도체 회로 분야에 관한 것으로, 특히 실리콘 온 절연체(silicon-on-insulator) 반도체 회로에 있어서 디지털 논리 전압 레벨들 사이의 천이 속도(transition rate)를 증가시키는 회로에 관한 것이다.
집적 회로 기술의 소형화, 고밀도화에 따라서, 1 개의 칩 상에서의 시스템 레벨의 기능 통합이 가능하게 되고, 또한 바람직한 것으로 되고 있다. 칩은, 특정 기능을 수행하기 위해 상호 접속된 트랜지스터를 수천개 내지 수백만개 갖는, 실리콘 등의 반도체 기판의 하나로 이해된다. 반도체 회로의 소형화는, 단일 칩상에 시스템 회로(system circuitry)를 제공할 수 있는 등, 소망하는 품질을 가져다 주어, 시스템 회로의 속도 및 성능을 향상시키게 되었다.
이와 같은 방식으로, 시스템 레벨의 기능 통합에 의해 메모리 및 논리(memory-and-logic) 기능이 단일 칩상에 병합되었다. 다이나믹 랜덤 액세스 메모리(DRAM) 셀은 면적을 작게 차지하기 때문에, 이와 같은 병합된 시스템 통합에는 DRAM이 매력적이다. 따라서, DRAM 셀에 의해, 다수의 메모리 셀을 회로 논리 기능과 통합할 수 있다.
그럼에도 불구하고, 트랜지스터가 더욱 소형 및 고속화됨에 따라, 트랜지스터의 상호 접속을 통한 지연이 더욱 빈번하게 되어 트랜지스터의 속도를 제한하게 되었다.
병합된 시스템 통합에 사용될 수 있는 실리콘 온 절연체(silicon-on-insulator: SOI) 등의 반도체 기술의 출현에 따라 더 한층 트랜지스터의 소형화가 가능해졌다. SOI 칩은, 석영이나 사파이어 등의 절연 기판 상에, 또는 전형적으로 실리콘 이산화물인 전기적 절연층에 의해 벌크 실리콘 기판(bulk silicon substrate)으로부터 분리된, 비교적 얇은 단결정 실리콘층을 갖는 층 구조이다.
SOI 구조는 종래의 벌크 소자에 비해, 더 작은 접합 영역(junction areas)과, 더 간단한 분리 구조 및 더 경사진 부임계 전압 기울기를 갖는 디바이스를 생성한다. 장점으로서는, 기생 캐패시턴스 및 누설 전류의 저감과, 속도의 손실없이 공급 전압 및 임계 전압을 사용할 수 있는 능력이 있다.
일반적으로, 캐패시턴스는 어떤 구조가 전하를 저장하는 능력에 관한 전기적인 특성이다. 전형적으로, 트랜지스터를 단순히 온(on) 및 오프(off)시키는데 필요한 실제 시간과는 대조적으로, 캐패시턴스를 충전하는 데에는 비교적 긴 시간이 필요하다.
SOI 기술에 의해, 트랜지스터의 접합 영역 캐패시턴스가 감소하며, 200-300%의 속도 향상과, 벌크 실리콘 대응부에 대해 90%의 전력 감소 및 1 볼트 이하로의 동작 전압(Vdd)이 인식된다.
벌크 상보형 금속 산화물 반도체(CMOS) 소자의 제조에 있어서는, 웰 구조 및 그밖의 이러한 분리 구조로 인해, 집적 회로의 성능에 해로운 기생 효과가 발생하고 디바이스를 얼마만큼 조밀하게 밀집시킬 수 있는지에 관한 제약이 부과된다. 이와 대조적으로, SOI 구조의 분리층(isolation layer)에 의하면, 고 전압 소자 및 저 전압 소자(high-and low-voltage devices)가 근접하여 집적될 수 있다. 또한, 분리층은 실리콘 도파관의 패터닝시나 센서 막(sensor membrane) 또는 3-D 구조의 제조시에 에칭 스톱층으로서도 작용한다. 열에 의해 유도되거나 또는 방사선 노출에 의해 유도되는 누설 전류가 저감되어, 자동차 및 우주 전자 장치(automotive and space electronics)에서 SOI 디바이스를 이용할 수 있게 된다.
SOI 기술과 연관된 새로운 반도체 구조로 인해, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 등의 CMOS 소자의 스위칭 속도를 더욱 증가시키는 등의 방법으로, 구조의 미묘한 차이(structure nuances)에 대처하기 위한 회로가 디자인되고 있다.
후(Hu) 등에 의해 1996년 9월 24일 발행된 USP No.5,559,368 에는, 다수의 버퍼 및 클럭 드라이버에서 사용되는 다수의 트랜지스터를 구현하는 회로에 있어서 0.6 볼트 이하의 매우 낮은 전압에서 동작하는 집적 회로가 개시되어 있다. 상기 공보에 기재된 구조는, 트랜지스터에 있어서 순방향 바디-바이어스(forward body-bias)를 제공하는 게이트-바디 접속(gate to body connection)을 구비하는 SOI 구조 내에 형성된 MOSFET이다. 트랜지스터는 소자의 전류 구동력을 향상시키기 위해 순방향 바디-바이어스된다.
실리콘 온 절연체 전원에 관한 염려를 제하면, SOI 기술의 특성을 더욱 이용하는 동시에 다이나믹 회로의 상호 접속 노드를 예측 가능한 회로 동작용의 기지의 레벨로 유도하기 위해 SOI 기반 소자(SOI-based devices)의 천이 속도를 더욱 증가시킬 필요성이 존재한다. 또한, 회로 부하에 결합된 구동 회로에 있어서도 이러한 특성에 대한 필요성이 존재한다.
도 1은 다이나믹형 및 스태틱형 SOI 기반 집적 회로에 사용하기 위한, 본 발명의 개선된 구동 회로의 개략적인 회로도,
도 2는 부하를 가진 회로들을 구동하도록 구동 회로에서 구현된, 본 발명의 구동 회로의 개략적인 회로도.
도면의 주요 부분에 대한 부호의 설명
100 : 구동 회로 102 : 바디 전압 제어단
104 : 전압 클램프단 Q1 : nMOS 트랜지스터
Q2 : nMOS 트랜지스터 Q4 : pMOS 트랜지스터
200 : 상보형 구동 회로 202 : 바디 전압 제어단
206 : 전압 클램프단 208 : 바디 전압 제어단
따라서, 본 발명에 의하면, 바디 전압 제어단(body voltage control stage)과 전압 클램프단(voltage clamp stage)을 구비한 실리콘 온 절연체 구동 회로가 제공된다. 바디 전압 제어단은 입력 제어 신호에 응답하여 출력 구동 신호를 제공한다.
바디 전압 제어단은 조합 논리 회로에 전기적으로 결합하기 위한 단자를 갖는 제 1 트랜지스터를 포함하며, 상기 제 1 트랜지스터는 상기 제 1 트랜지스터가 활성 상태로 되는 경우에 트랜지스터의 문턱 전압이 감소되도록 입력 제어 신호에 전기적으로 결합된 바디 콘택트를 갖는다. 트랜지스터의 문턱 전압의 저감에 의해, 논리 "1"의 전압 레벨로부터 논리 "0"의 전압 레벨로의 천이를 위해 트랜지스터의 드레인 영역에서 측정한 지연 시간이 삭감되는 것은 용이하게 알 수 있다. 전압 클램프단은, 제 1 트랜지스터가 비활성 상태인 경우에 입력 제어 신호에 응답하여 단자를 기준 전압에 전기적으로 결합시키는 제 2 트랜지스터를 갖는다.
이상은 후속하는 본 발명의 상세한 설명이 보다 잘 이해될 수 있도록 본 발명의 특징 및 기술적 장점을 다소 개략적으로 약술하였다. 본 발명의 부가적 특징 및 장점은 이하에 설명되며, 본 발명의 청구 대상을 이룬다.
본 발명 및 그의 장점에 대한 보다 완전한 이해를 돕기 위해, 이하 첨부 도면을 참조하여 상세히 설명한다.
하기의 설명에 있어서는, 여러 특정한 세부 사항들이 본 발명의 완전한 이해를 돕기위해 설정되어 있다. 하지만, 당업자라면 이러한 특정한 세부 사항들이 없어도 본 발명을 실시할 수 있다는 것을 알 수 있을 것이다. 본 발명은 또한 통상의 SOI(Silicon On Insulator) MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 기술에서 구현될 수 있고, 기지의 SOI 및 CMOS(Complementary Metal Oxide Semiconductor) 룰(rules) 및 방법론에 따라 설계 및 제조된다면 하기 설명되는 실시예가 동작할 것이라는 것을 알 수 있을 것이다. 이러한 룰 및 방법론은 당업자에게는 공지의 사실이므로, 본 발명을 충분히 설명하는데 필요한 정도까지를 제외하고는 이하에서 반복하지 않는다.
이하, 도면을 참조로 하면, 나타나 있는 구성 요소가 반드시 일정한 비율로 도시된 것은 아니며, 여러 도면에 있어서는 동일한 참조 번호를 부여하여 유사한 구성 요소 들을 표시하였다.
우선, 도 1에 있어서는, SOI 기술에 사용하기 위한 개선된 구동 회로(100)의 개략적인 회로도가 도시되어 있다. 이 개선된 구동 회로는, 선 WL 상에 있어서 논리 "1" 전압 레벨로부터 논리 "0" 전압 레벨로 구동하는데 걸리는 시간을 감소시키기 위한 바디 전압 제어단(102)과, 전압 클램프단(104)을 갖고 있다.
각 단은 도전형이 n형으로 도핑되어 있거나 p형으로 도핑되어 있는 MOSFET(이하, nMOS 또는 pMOS라 한다)로 구현된다. 도 1에 도시한 실시예에 있어서는,제어단(102)이 nMOS 트랜지스터 Q1 및 Q2를 갖고, 전압 클램프단(104)이 pMOS 트랜지스터 Q4를 갖는다.
바디 전압 제어단(102)은 드레인 단자(106), 소스 단자(108), 게이트 단자(110) 및 바디 단자(112)를 갖는 제 1 트랜지스터 Q1을 갖고 있다. 소오스나 드레인이라는 호칭은 접속을 참조하기 위한 것으로, 트랜지스터 소자의 확산 영역이, 그곳을 통해 흐르는 전류의 방향에 따라 소오스 또는 드레인으로서 작용할 수 있다는 것에 유의해야 할 것이다. SOI 기술에 있어서, 바디 단자(body terminal)라는 용어는 바디 콘택트(body contact)라고도 불리어지는데, 이것은 집적 회로의 바디와의 전기적 결합으로서, 집적 회로상에 규정된 트랜지스터에 특정될 수 있다. 아사데라기(Assaderaghi) 등에 의해 1998년 7월 21일에 발행된 USP No. 5,784,311 에는 SOI 반도체 구조에 대해 논의되어 있으며, 본 명세서에 참조로 포함된다. 바람직하게는, 바디 단자 또는 바디 콘택트는 낮은 캐패시턴스를 가지며, 바디 단자를 제공하는 트랜지스터에 필적하는 공간을 차지한다.
드레인 단자(106)는 제 2 트랜지스터 Q2의 드레인 단자(114)에 전기적으로 결합되며, 신호선 WL을 제공하는 전기적 노드도 제공한다. 트랜지스터 Q2의 소스 단자(116)는 제 1 트랜지스터 Q1의 바디 단자(112)에 전기적으로 결합된다.
트랜지스터 Q2의 게이트 단자(118)와 트랜지스터 Q1의 게이트 단자(110)는 신호선 SL1에 전기적으로 결합된다. 이와 같은 방식에 있어서, 신호선 SL1이 논리 "1" 전압으로 되면, 트랜지스터 Q1과 트랜지스터 Q2는 온(ON) 상태에 놓이게 된다. 트랜지스터 Q1의 바디 단자(112)에 전기적으로 결합된 트랜지스터 Q2의 소스 단자(116)는 트랜지스터 Q1의 문턱 전압 VT를 감소시킨다(그 특성은 WL이 노드(116)보다 고전위에 있을 때에만 발생할 것이다). 문턱 전압 VT는, 당업자가 알고 있는 바와 같이, 트랜지스터 Q1에서 채널을 도통시키는데 필요한 게이트-소스 전압의 양이다.
트랜지스터 Q1의 바디가 트랜지스터 Q2에 의해 충전되기 때문에, 문턱 전압 VT의 값은 감소되어, Q1의 드레인에 관하여 트랜지스터 Q1의 VDD전압으로부터 접지 전압 레벨로의 천이 속도를 향상시킨다. 즉, 선 WL 이 논리 "1" 전압에 있을때, 양의(positive) 전압 신호가 바디 단자(112)에 발생하여, 워드선 WL 을 논리 "1" 전압 레벨에서 논리 "0" 전압 레벨로 스위칭하는 트랜지스터 Q1의 채널 성능을 향상시킨다. 천이 속도 또는 천이율을 향상시키는 집적 회로 바디의 충전은 위에서 상세히 논의한 바와 같이 낮은 기생 캐패시턴스라는 SOI 특성에 의해 손쉽게 된다. 즉, 다른 반도체 기술에는 공통적인 캐패시턴스의 충방전에 시간이 소모되지 않는다.
전압 클램프단(104)은 드레인 단자(120), 소스 단자(122) 및 게이트 단자(124)를 구비한 트랜지스터 Q4를 갖는다. 드레인 단자(120)는 접지 전원(126)에 전기적으로 결합된다. 소스 단자(122)는 트랜지스터 Q1의 소스 단자(108)에 전기적으로 결합된다. 게이트 단자(124)는 신호선 SL1에 전기적으로 결합된다.
전압 클램프단(104)은 트랜지스터 Q1이 오프(OFF)일때 노드 N에 기지의 전압을 제공한다. 즉, 신호선 SL1로부터의 입력이 논리 "0" 전압에 있을때, MOSFET Q4는 온이다. 그에 비해, 트랜지스터 Q1와 트랜지스터 Q2는 오프이다. 트랜지스터 Q1은 트랜지스터 Q2의 드레인 단자(116)를 통해 바디 단자(112)에 제공된 전압의 충전이 없다. 트랜지스터 Q4는 트랜지스터 Q1의 소스 단자(108)를 접지 전원(126)에 전기적으로 결합시킨다.
전압 클램프단(104)은, 집적 회로 소자들 사이의 접합부에 있어서 기지의 전압 레벨을 제공하도록 다이나믹 회로 구성과 조합하여 구현될 수 있다. 또한, 전압 클램프단(104)은 트랜지스터 Q1의 소스 단자(108)를 접지 전원(126)에 의해 제공된 접지 레벨로 유지하고, (WL이 노드(116)보다 더 낮은 전위에 있으면)트랜지스터 Q1의 바디 전압이 저레벨로 유지되어, 높은 문턱 전압 VT를 제공한다. 이와 같은 방식으로, 개선된 구동 회로(100)는 더욱 높은 노이즈 내성을 가지며, 회로(100)의 노이즈 유도 활성화(noise-induced activation)에 의해 신호선 WL상에 있는, 의도하지 않은 신호를 최소화하게 된다. 또한, 구동 회로(100)는 접지 레벨 전압에 있는 노드 N으로 인해, 선 SL1상의 입력 노이즈에 덜 민감하다. 따라서, 트랜지스터 Q1의 게이트-소스 전압 VGS이 0볼트인 경우, 만약 노드 N이 플로팅 상태이거나 또는 기지의 양의 전압 레벨과 결합되지 않은 상태인 경우에, 트랜지스터 Q1의 문턱 전압 VT은 더욱 높게 된다.
개선된 구동 회로(100)는 통합된 메모리 및 논리 기능에 사용될 수 있다. 도 1에 도시한 바와 같이, 개선된 구동 회로는 트랜지스터 Q3로 나타낸 논리 회로와 결합된다. 트랜지스터 Q3의 소스 단자(130)는 노드 N에 결합된다. 드레인 단자(132)는 접지 전원(126)이나 또는 다른 논리 회로를 형성하는 다른 트랜지스터 회로에 결합될 수 있다. 이 논리 회로는 게이트 단자(133)에 결합된 논리 제어선 SL2에 의해 활성화된다.
논리 회로는 성질상 스태틱 또는 다이나믹 형태로 될 수 있다. 스태틱 논리 회로는 복잡하지 않은 nMOS 또는 CMOS 구조의 스태틱 또는 정상 상태의 동작에 기초하여 논리 기능들이 다방면으로 구현될 수 있도록 허용한다. 달리 말하면, 스태틱 게이트에서의 유효 출력 레벨은 해당 회로의 정상 상태 동작점과 관련이 있다. 따라서, 전형적인 스태틱 논리 게이트는 소정의 시간 지연 후에 공급된 입력 전압에 대응하는 그의 출력을 발생하여, 전원이 공급되는 한 그의 출력 레벨(또는 상태)을 유지할 수 있다. 하지만, 이 방법은 기능을 구현하는데 있어서 다수의 트랜지스터를 필요로 하여 심각한 시간 지연을 야기시킬 것이다.
회로 지연 및 실리콘 영역의 감소가 가장 중요한 고려 대상으로 되는 고밀도, 고성능의 디지털 구현에 있어서, 다이나믹 논리 회로는 스태틱 논리 회로보다 중요한 장점을 제공할 수 있다. 다이나믹 논리 게이트의 동작은 정상 상태 회로의 특성에 의지한다기 보다는 기생 노드 캐패시턴스에서의 전하의 일시적인(순간적인) 축적에 좌우된다. 이 동작 특성은 내부 전압 레벨의 주기적인 갱신을 필요로 하는데, 그 이유는 캐패시터에 축적된 전하가 무기한으로 유지될 수 없기 때문이다. 따라서, 다이나믹 논리 회로는, 전송 또는 타이밍 통제의 주기적인 충전 리프레싱 동작을 위해 주기적인 클럭 신호를 필요로 한다.
개선된 구동 회로(100)는 통합된 메모리 및 논리 기능 회로의 일예인 어레이 워드선 드라이버에서 사용될 수 있다. 워드선 드라이버는 메모리 어레이 내에 배치되는데, 데이터 축적 구조 또는 코어(core)를 가지며, 메모리 어레이는 수평의 행과 수직 열의 어레이로 배치된 메모리 셀을 갖는다. 각 메모리 셀은 1비트의 2진 정보를 기억할 수 있다. 메모리 어레이의 각 메모리 셀은 동일한 행의 다른 셀들과 공통 접속을 공유하며, 동일한 열의 다른 셀들과도 다른 공통 접속을 공유한다. 이 구조에 있어서는, 워드선이라고도 불리우는 2N개의 행과 비트선이라고도 불리우는 2M개의 열이 있다. 이 어레이에 있어서 메모리 셀의 총 수는 2N×2M개이다. 특정 메모리 셀에 액세스하기 위해서는 대응하는 비트선 및 대응하는 워드선이 선택되어야만 한다. 행 및 열 선택 동작은 행 및 열 디코더에 의해 각각 수행된다.
구동 회로(100)는 회로 드라이버의 nMOS단이다. nMOS로 구현되기 때문에 구동 회로(100)는 풀 다운(pull-down) 회로로서 알려져 있는데, 그 이유는, 손쉬운 논리 스위치가 논리 "1" 전압 레벨에서 논리 "0" 전압 레벨로 내려가는 것이기 때문이다. 구동 회로(100)는 또한 pMOS단으로서도 구현될 수 있어, 논리 스위치가 논리 "0" 전압 레벨에서 논리 "1" 전압 레벨로 상승하는 풀 업 변동(pull-up variation)을 제공할 수 있다는 것에 유의해야 한다.
당업자라면, 구동 회로의 구성 요소를 필요로 하는 다른 회로 구성에 구동 회로(100)가 적용될 수 있다는 것을 용이하게 알 수 있을 것이다. 예를 들면, 신호선 WL에 결합되고 pMOS 하프-래치(half latch) 회로 및 인버터와 결합된 풀 업 변형으로서 사용된 구동 회로(100)의 pMOS 구성을 갖는, 다이나믹 드라이버와 같은 다이나믹 회로에서 구동 회로(100)가 사용될 수 있다.
구동 회로(100)는, 풀 업 구조가 다른 칩 또는 보드(board)에 의해 제공된 드라이버(오픈-드레인 드라이버(open-drain driver)로서 알려져 있음)로서 사용될수 있을 것이다. 다른 특징으로서, 구동 회로(100)는, nMOS 구성에 있어서, 스태틱 회로의 풀 업 부분이 논리 레벨들 사이에서 스위칭되는 회로 소자들의 도핑 변화(doped-variation)와 동일한 도핑 변화(nMOS 또는 pMOS)인 스태틱 회로의 nFET 트리(tree)일 수 있다.
당업자라면, 회로 부하를 구동하는데 사용된 부가적인 회로 구성에 있어서 본 발명의 구동 회로가 구현될 수 있다는 것을 알 수 있을 것이다. 도 1에 도시한 회로는 또한 nMOS 트랜지스터 Q1,Q2 및 Q3를 구현하는 워드선 구동 회로로서 사용될 수 있다.
도 2는 상보형 구동 회로(200)에서 구현된 본 발명의 구동 회로의 개략적인 회로도이다. 트랜지스터 Q204는 구동 회로(100)의 트랜지스터 Q1에 대응한다. nMOS 트랜지스터 Q204의 풀 다운 논리 스위칭 기능에 대해 상보적인 것은 pMOS 트랜지스터 Q210으로서, 이것은 풀 업 논리 스위칭 기능을 제공한다. 이 상보형 구조는 신호선 WL에 결합된 푸시 풀 드라이버 기능을 제공한다.
상보형 푸시 풀 드라이버 기능에 부가하여, 상보형 구동 회로(200)는 또한트랜지스터 Q204 및 Q210에 대해 바디 프리차지(body precharge)를 제공한다. 바디 프리차지는, 이들 트랜지스터 구성 요소들의 스위칭율도 향상시키면서 구동 회로에 의해 소정의 회로 부하를 구동하도록 작용한다.
도 2에 도시한 바와 같이, 도 2에는 신호선 SL1에서 출력 신호선 WL로의 회로 경로 내에 2개의 논리 반전(logic inversions)이 있다. 도 1과 비교해 보면, 회로(100)(도 1 참조)는 신호선 SL1에서 출력 신호선 WL로 1개의 논리 반전을 갖는다.
논리 반전은, 소정의 회로 부하를 구동하기 위한 회로의 이득 값을 제공하도록 작용한다. 장점으로서는, 상보형 구동 회로(200)에 있어서, 게이트 단자 G204, G210에 전기적으로 결합된 인버터 INV1을 거쳐 대응하는 반전에 의해 제공된 지연으로 인해, nMOS 트랜지스터 Q204 또는 pMOS 트랜지스터 Q210 중 하나의 바디가, 어느 하나의 트랜지스터가 턴 온 되기 전에 충전된다는 것이다. 따라서, 대응하는 nMOS 트랜지스터 Q204 또는 pMOS 트랜지스터 Q210가 턴 온 하기 전에 바디 프리차지가 제공된다. 그 결과, 바디의 프리차징으로 인해, 트랜지스터 Q204, Q210의 각 문턱 전압 VT가 감소하게 된다.
개선된 구동 회로(200)는 nMOS 트랜지스터 Q204를 거쳐 선 WL상의 전기적 신호를 구동시키는 비활성 시간을 감소시키기 위해 바디 전압 제어단(202)을 갖고, 트랜지스터 Q204가 오프일때 상호 접속 노드 N1을 기지의 전압으로 클램핑하는 전압 클램프단(206)을 갖는다.
구동 회로(200)는 따라서, pMOS 트랜지스터 Q210 및 nMOS 트랜지스터 Q204를 거쳐 선 WL상의 논리 레벨 전압을 스위칭하는 시간을 감소시키기 위해 바디 전압 제어단(208)을 갖는 상보형 신호 회로를 갖는다. 구동 회로(200)는 또한 MOSFET Q210이 오프일때 상호 접속 노드 N2를 기지의 전압으로 클램핑하는 전압 클램프단(212, 206)을 갖는다.
바디 전압 제어단(202)은 드레인 단자 D204, 소스 단자 S204, 게이트 단자 G204 및 바디 단자 B204을 갖는 제 1 nMOS 트랜지스터 Q204을 갖고 있다. 소오스나 드레인이라는 호칭은 접속을 참조하기 위한 것으로, 트랜지스터 소자의 확산 영역이, 그곳을 통해 흐르는 전류의 방향에 따라 소오스 또는 드레인으로서 작용할수 있다는 것에 유의해야 할 것이다.
pMOS 트랜지스터 Q214는 트랜지스터 Q204의 바디 단자 B204에 전기적으로 결합된 드레인 단자 D214와, 출력 신호선 WL에 전기적으로 결합된 소스 단자 S214를 갖고 있다. 트랜지스터 Q214의 게이트 단자 G214는 입력 신호선 SL1에 전기적으로 결합된다.
트랜지스터 Q204의 게이트 단자 G204는 또한, 도 2에 있어서 인버터 INV1을 거쳐서 신호선 SL1에 전기적으로 결합된다.
전압 클램프단(206)은 드레인 단자 D216, 소스 단자 S216, 게이트 단자 G216을 구비한 nMOS 트랜지스터 Q216을 갖는다. 소스 단자 S216은 접지 전원(218)에 전기적으로 결합된다. 드레인 단자 D216은 nMOS 트랜지스터 Q204의 소스 단자 S204에 전기적으로 결합된다. 게이트 단자 G216은 신호선 SL1에 전기적으로 결합된다.
상보형-신호(complementary-signal) 바디 전압 제어단(208)은 드레인 단자 D210, 소스 단자 S210, 게이트 단자 G210 및 바디 단자 B210을 구비한 pMOS 트랜지스터 Q210을 갖는다. nMOS 트랜지스터 Q220은 트랜지스터 Q210의 B210에 전기적으로 결합된 드레인 단자 D220과, 출력 신호선 WL에 전기적으로 결합된 소스 단자 S220을 갖는다. 트랜지스터 Q220의 게이트 단자 G220은 입력 신호선 SL1에 전기적으로 결합된다.
pMOS 트랜지스터 Q210의 게이트 단자 G210은 또한 인버터 INV1을 거쳐서 신호선 SL1에 전기적으로 결합된다.
상보형-신호 전압 클램프단(212)은 드레인 단자 D222, 소스 단자 S222 및 게이트 단자 G222을 구비한 pMOS 트랜지스터 Q222을 갖는다. 소스 단자 S222은 전원 VDD에 전기적으로 결합된다. 드레인 단자 D222은 pMOS 트랜지스터 Q210의 소스 단자 S210에 전기적으로 결합된다. 게이트 단자 G222은 신호선 SL1에 전기적으로 결합된다.
개선된 구동 회로(200)의 제어 신호는 입력 신호선 SL1에 의해 제공된다. 각 단에 대한 회로의 상태는 하기의 표에 도시되어 있다.
표 1에 나타나 있는 바와 같이, 입력 신호선 SL1이 논리 "1" 전압으로 되면, 바디 전압 제어단(202)은 오프이고, 전압 클램프단(206)은 온이다. 또한, 상보형 바디 전압 제어단(208)은 온이고, 상보형 클램프단(212)는 오프이다. 따라서, 워드선 구동 회로(200)는 pMOS 트랜지스터 Q224에 의해 제공된 논리 회로를 거쳐서 입력 신호선 SL3에 응답한다. pMOS 트랜지스터는 트랜지스터 Q210의 소스 단자 S210에 전기적으로 결합된 드레인 단자 D224를 갖는다.
입력 신호선 SL1이 논리 "0" 전압으로 되면, 바디 전압 제어단(202)은 온이고, 전압 클램프단(206)은 오프이다. 또한, 상보형-신호 바디 전압 제어단(208)은 오프이고, 상보형 클램프단(212)은 온이다.
상술한 바와 같이, 바디 전압 제어단(202)과 상보형-신호 바디 전압 제어단(208)이 온인 경우에는, 트랜지스터 Q220의 드레인 단자 D220에서 바디 단자 B210으로의 전기적 결합 및 트랜지스터 Q214의 드레인 단자 D214에서 트랜지스터 Q204의 바디 단자 B204로의 전기적 결합이 각 바디의 문턱 전압 VT를 감소시킨다. 트랜지스터 Q204 및 Q210의 바디가 충전되기 때문에, 문턱 전압 VT의 각 값이 감소하여, 트랜지스터 Q204 및 Q210이 드레인 영역에 대하여 전원 VDD레벨에서 접지 레벨로 천이하는 속도를 향상시킨다. 즉, 양/음의 전압 신호가 바디 단자 B204 및 B210에 각각 발생되면, 각 트랜지스터 Q204 및 Q210의 채널 성능이 향상하여, 입력 신호 SL1이 논리 "1" 전압에서 논리 "0" 전압 사이로 천이할때, 또한, 입력 신호 SL1이 논리 "0" 전압에서 논리 "1" 전압 사이로 천이할때, 출력 신호선 WL에 대해 천이가 발생할 수 있는 속도를 향상시킨다.
또 다른 논리 회로는, 당업자가 알고 있는 바와 같이, 메모리 어레이의 논리 상태에 응답하여 출력 신호선 WL상에 신호를 보내어 구현된다. 도 2에 있어서, 입력 신호선 SL3은 pMOS 트랜지스터 Q224의 게이트 단자 G224에 전기적으로 결합되어 트랜지스터를 온 또는 오프 상태로 한다. 도시한 바와 같이, 드레인 단자 D224는 트랜지스터 Q210의 소스 단자 S210에 전기적으로 결합된다. 바디 전압 제어단(202)과 전압 클램프단(206)의 nMOS 트랜지스터 회로에 대한 상보적인 방식에 있어서, 소스 단자 S224은 전원 전압 VDD나 또는 가상의 점선으로 나타낸 다른 조합-논리 회로에 전기적으로 결합될 수 있다.
입력 신호선 SL2는 nMOS 트랜지스터 Q226의 게이트 단자 G226에 전기적으로 결합되어 트랜지스터를 온 또는 오프 상태로 한다. 소스 단자 S226은 가상의 점선으로 나타낸 바와 같이, 부가적인 조합 논리 회로에 전기적으로 결합될 수 있지만, 그 대신에, 소스 단자 S226이 접지 전원(218)에 전기적으로 결합될 수도 있다는 것에 유의해야 한다. 드레인 단자 D226은 노드 N1에 전기적으로 결합된다.
본 발명의 바디 전압 제어단과 전압 클램프단의 조합은, 도 1에 대해 상술한 바와 같이, 다이나믹 회로의 상호 접속 노드를, 예측 가능한 회로 동작에 있어서의 기지의 레벨로 되도록 할 뿐만 아니라, SOI 기반 소자(SOI-based devices)의 천이율을 더욱 향상시켜 SOI 기술의 특성을 더 많이 이용하도록 구현될 수 있다. SOI 칩 상에 위치하는 그 밖의 통합된 논리 및 메모리 회로 구조의 예는, NAND 논리, NOR 논리 또는 그 밖의 이러한 2진 논리 회로를 구현하는 회로 구조들이다. 나아가, 본 발명은, 개선된 트랜지스터-스위칭으로 득을 볼 수 있는 통합된 논리 및 메모리와는 다른 회로 구조에서 사용된다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위 내에서 여러가지로 변경가능한 것은 물론이다.
본 발명에 의하면, 실리콘 온 절연체 반도체 회로에 있어서 디지털 논리 전압 레벨들 사이의 천이율을 향상시킬 수 있다.

Claims (15)

  1. 실리콘 온 절연체 회로 결합체(a silicon-on-insulator circuit combination)에 있어서,
    입력 제어 신호에 응답하여 출력 구동 신호를 제공하는 바디 전압 제어단(a body voltage control stage)-상기 바디 전압 제어단은 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는, 조합 논리 회로에 결합하기 위한 단자와, 상기 제 1 트랜지스터의 문턱 전압이 감소되도록 상기 입력 제어 신호에 전기적으로 결합된 바디 콘택트를 가지며, 상기 트랜지스터의 상기 감소된 문턱 전압이, 상기 입력 제어 신호에 응답하여 상기 제 1 트랜지스터가 비활성 상태로 천이하는 속도를 증가시킴-과,
    상기 제 1 트랜지스터가 비활성 상태에 있는 경우에, 상기 입력 제어 신호에 응답하여 상기 단자를 기준 전압에 전기적으로 결합시키는 제 2 트랜지스터를 갖는 전압 클램프단(a voltage clamp stage)
    을 포함하는 실리콘 온 절연체 회로 결합체.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 트랜지스터의 각각은 MOSFET 소자인 실리콘 온 절연체 회로 결합체.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 nMOS 트랜지스터이고 상기 제 2 트랜지스터는 pMOS 트랜지스터인 실리콘 온 절연체 회로 결합체.
  4. 제 1 항에 있어서,
    상기 기준 전압은 접지 전원인 실리콘 온 절연체 회로 결합체.
  5. 실리콘 온 절연체 구동 회로(a silicon-on-insulator driver circuit)에 있어서,
    제어 신호 도전체(a control signal conductor)에 전기적으로 결합된 게이트 단자와, 구동 출력 신호를 제공하기 위한 소스 단자와, 조합 논리 회로와의 전기적 결합을 위한 드레인 단자를 갖는 제 1 트랜지스터와,
    상기 제어 신호 도전체에 전기적으로 결합된 게이트 단자와, 상기 제 1 트랜지스터의 상기 소스 단자에 전기적으로 결합된 소스 단자와, 상기 제 1 트랜지스터의 바디 단자에 전기적으로 결합된 드레인 단자를 가지며, 상기 제어 신호 도전체를 통해 전송된 제 1 신호에 응답하여 상기 바디 단자를 통해 상기 제 1 트랜지스터의 반도체 바디를 충전하는 제 2 트랜지스터와,
    상기 제어 신호 도전체에 전기적으로 결합된 게이트 단자와, 상기 제 1 트랜지스터의 상기 드레인 단자에 전기적으로 결합된 소스 단자와, 전압 기준(a voltage reference)에 전기적으로 결합된 드레인 단자를 가지며, 상기 제어 신호 도전체를 통해 전송된 제 2 신호에 응답하여 상기 제 1 트랜지스터의 상기 드레인 단자를 상기 전압 기준에 선택적으로 결합하는 제 3 트랜지스터를 포함하는 실리콘 온 절연체 구동 회로.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 트랜지스터는 nMOS 트랜지스터인 실리콘 온 절연체 구동 회로.
  7. 제 6 항에 있어서,
    상기 제 3 트랜지스터는 pMOS 트랜지스터인 실리콘 온 절연체 구동 회로.
  8. 제 6 항에 있어서,
    상기 제 3 트랜지스터는 상기 제 3 트랜지스터의 상기 게이트 단자에 인버터 입력을 가진 nMOS 트랜지스터인 실리콘 온 절연체 구동 회로.
  9. 제 5 항에 있어서,
    상기 전압 기준은 접지 전원인 실리콘 온 절연체 구동 회로.
  10. 제 5 항에 있어서,
    상기 조합 논리 회로는 논리 입력 신호 도전체에 전기적으로 결합된 게이트 단자와, 상기 제 1 트랜지스터의 상기 드레인 단자에 전기적으로 결합된 소스 단자 및 상기 전압 기준에 전기적으로 결합된 드레인 단자를 갖는 제 4 트랜지스터를 포함하는 실리콘 온 절연체 구동 회로.
  11. 제 9 항에 있어서,
    상기 전압 기준은 접지 전원인 실리콘 온 절연체 구동 회로.
  12. 제 5 항에 있어서,
    상기 조합 논리 회로는 NAND 논리 회로인 실리콘 온 절연체 구동 회로.
  13. 실리콘 온 절연체 워드선 구동 회로(a silicon-on-insulator wordline driver circuit)에 있어서,
    입력 제어 신호에 응답하여 출력 구동 신호를 제공하는 바디 전압 제어단-상기 바디 전압 제어단은 제 1 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 포함하며, 상기 제 1 MOSFET는 제 1 조합 논리 회로에 결합하기 위한 단자와, 상기 제 1 MOSFET가 활성 상태에 있을 때, 상기 제 1 MOSFET의 문턱 전압이 감소되도록 상기 입력 제어 신호에 전기적으로 결합된 바디 콘택트를 가지며, 상기 제 1 MOSFET의 상기 감소된 문턱 전압이 상기 입력 제어 신호에 응답하여 상기 제 1 MOSFET의 제 1 및 제 2 논리 전압 레벨 사이에서 천이하는 속도를 증가시킴-과,
    상기 제 1 MOSFET가 상기 비활성 상태에 있을 때, 상기 입력 제어 신호에 응답하여 상기 단자를 기준 전압에 전기적으로 결합시키는 제 2 MOSFET를 가진 전압 클램프단과,
    상기 입력 제어 신호에 응답하여 출력 구동 신호를 제공하는 부-논리 바디 전압 제어단(a negative-logic body voltage control stage)-상기 바디 전압 제어단은 제 3 MOSFET를 포함하며, 상기 제 3 MOSFET는 제 2 조합 논리 회로에 결합하기 위한 단자와, 상기 제 3 MOSFET가 활성 상태에 있을 때, 상기 제 3 MOSFET의 문턱 전압이 감소되도록 상기 입력 제어 신호에 전기적으로 결합된 바디 콘택트를 가지며, 상기 제 3 MOSFET의 상기 감소된 문턱 전압이, 상기 입력 제어 신호에 응답하여 상기 제 3 MOSFET의 제 1 및 제 2 논리 전압 레벨 사이의 천이 속도를 증가시킴-과,
    상기 제 3 MOSFET가 상기 비활성 상태에 있을 때, 상기 입력 제어 신호에 응답하여 상기 단자를 기준 전압에 전기적으로 결합시키는 제 4 MOSFET를 가진 부-논리 전압 클램프단을 포함하는 실리콘 온 절연체 워드선 구동 회로.
  14. 제 13 항에 있어서,
    상기 MOSFET의 각각은 CMOS 소자인 실리콘 온 절연체 워드선 구동 회로.
  15. 제 13 항에 있어서,
    상기 기준 전압은 접지 전원인 실리콘 온 절연체 워드선 구동 회로.
KR10-2000-0019984A 1999-04-22 2000-04-17 통합된 논리 및 메모리 회로에 대한 실리콘 온 절연체구동 회로 KR100368346B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/296,875 1999-04-22
US09/296,875 US6157216A (en) 1999-04-22 1999-04-22 Circuit driver on SOI for merged logic and memory circuits

Publications (2)

Publication Number Publication Date
KR20010006988A KR20010006988A (ko) 2001-01-26
KR100368346B1 true KR100368346B1 (ko) 2003-01-24

Family

ID=23143938

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0019984A KR100368346B1 (ko) 1999-04-22 2000-04-17 통합된 논리 및 메모리 회로에 대한 실리콘 온 절연체구동 회로

Country Status (4)

Country Link
US (1) US6157216A (ko)
JP (1) JP3480830B2 (ko)
KR (1) KR100368346B1 (ko)
TW (1) TW454380B (ko)

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472906B2 (en) * 2000-12-27 2002-10-29 Sony Corporation Open drain driver having enhanced immunity to I/O ground noise
US6426914B1 (en) * 2001-04-20 2002-07-30 International Business Machines Corporation Floating wordline using a dynamic row decoder and bitline VDD precharge
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
EP1355316B1 (en) 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
EP1357603A3 (en) 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
US20050212051A1 (en) * 2003-04-16 2005-09-29 Sarnoff Corporation Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
US6912150B2 (en) 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US7085153B2 (en) 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US7184298B2 (en) 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
US7476939B2 (en) 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7251164B2 (en) 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
US7301838B2 (en) 2004-12-13 2007-11-27 Innovative Silicon S.A. Sense amplifier circuitry and architecture to write data into and/or read from memory cells
US7301803B2 (en) 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7355916B2 (en) 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7542345B2 (en) 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7606098B2 (en) 2006-04-18 2009-10-20 Innovative Silicon Isi Sa Semiconductor memory array architecture with grouped memory cells, and method of controlling same
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
KR101277402B1 (ko) 2007-01-26 2013-06-20 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 dram 트랜지스터
WO2009031052A2 (en) 2007-03-29 2009-03-12 Innovative Silicon S.A. Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
WO2010102106A2 (en) 2009-03-04 2010-09-10 Innovative Silicon Isi Sa Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
WO2010114890A1 (en) 2009-03-31 2010-10-07 Innovative Silicon Isi Sa Techniques for providing a semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US7994846B2 (en) * 2009-05-14 2011-08-09 International Business Machines Corporation Method and mechanism to reduce current variation in a current reference branch circuit
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US7825693B1 (en) 2009-08-31 2010-11-02 International Business Machines Corporation Reduced duty cycle distortion using controlled body device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
CN102812552B (zh) 2010-03-15 2015-11-25 美光科技公司 半导体存储器装置及用于对半导体存储器装置进行偏置的方法
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US9064552B2 (en) 2013-02-27 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Word line driver and related method
FR3009149A1 (fr) 2013-07-24 2015-01-30 St Microelectronics Sa Element a retard variable
US9960770B2 (en) 2015-01-30 2018-05-01 SK Hynix Inc. Semiconductor integrated circuit device regarding the detection of degradation
KR102231519B1 (ko) * 2015-01-30 2021-03-24 에스케이하이닉스 주식회사 반도체 소자의 열화도 검출 기능을 갖는 반도체 집적 회로 장치 및 그 구동방법
KR102112794B1 (ko) * 2019-03-25 2020-05-19 주식회사 레오엘에스아이 스위칭 회로

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08228145A (ja) * 1994-06-28 1996-09-03 Nippon Telegr & Teleph Corp <Ntt> 低電圧soi型論理回路
JPH09162709A (ja) * 1995-12-04 1997-06-20 Mitsubishi Electric Corp 半導体装置
JPH10135814A (ja) * 1996-10-24 1998-05-22 Toshiba Corp 半導体集積回路
KR19980084906A (ko) * 1997-05-27 1998-12-05 윤종용 워드 라인 구동 회로를 갖는 soi 반도체 램 장치
US5854561A (en) * 1993-11-29 1998-12-29 Mitsubishi Denki Kabushiki Kaisha Switched substrate bias for MOS DRAM circuits
KR19990062419A (ko) * 1997-12-01 1999-07-26 다니구찌 이찌로오, 기타오카 다카시 실리콘 온 인슐레이터 구조의 상보형 금속 산화막 반도체 회로

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3321188B2 (ja) * 1991-07-26 2002-09-03 株式会社東芝 出力回路
US5405795A (en) * 1994-06-29 1995-04-11 International Business Machines Corporation Method of forming a SOI transistor having a self-aligned body contact
US5559368A (en) * 1994-08-30 1996-09-24 The Regents Of The University Of California Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation
US5939936A (en) * 1998-01-06 1999-08-17 Intel Corporation Switchable N-well biasing technique for improved dynamic range and speed performance of analog data bus

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5854561A (en) * 1993-11-29 1998-12-29 Mitsubishi Denki Kabushiki Kaisha Switched substrate bias for MOS DRAM circuits
JPH08228145A (ja) * 1994-06-28 1996-09-03 Nippon Telegr & Teleph Corp <Ntt> 低電圧soi型論理回路
JPH09162709A (ja) * 1995-12-04 1997-06-20 Mitsubishi Electric Corp 半導体装置
JPH10135814A (ja) * 1996-10-24 1998-05-22 Toshiba Corp 半導体集積回路
KR19980084906A (ko) * 1997-05-27 1998-12-05 윤종용 워드 라인 구동 회로를 갖는 soi 반도체 램 장치
KR19990062419A (ko) * 1997-12-01 1999-07-26 다니구찌 이찌로오, 기타오카 다카시 실리콘 온 인슐레이터 구조의 상보형 금속 산화막 반도체 회로

Also Published As

Publication number Publication date
JP2000349616A (ja) 2000-12-15
TW454380B (en) 2001-09-11
US6157216A (en) 2000-12-05
KR20010006988A (ko) 2001-01-26
JP3480830B2 (ja) 2003-12-22

Similar Documents

Publication Publication Date Title
KR100368346B1 (ko) 통합된 논리 및 메모리 회로에 대한 실리콘 온 절연체구동 회로
KR100302251B1 (ko) 동적임계치mos트랜지스터를사용한버퍼
US7242629B2 (en) High speed latch circuits using gated diodes
KR0169157B1 (ko) 반도체 회로 및 mos-dram
US5774411A (en) Methods to enhance SOI SRAM cell stability
US6433589B1 (en) Sense amplifier and method for sensing signals in a silicon-on-insulator integrated circuit
JP4067582B2 (ja) 半導体回路
US6920061B2 (en) Loadless NMOS four transistor dynamic dual Vt SRAM cell
JPH04290008A (ja) オフ・チップ・ドライバ回路
JP2007019357A (ja) 半導体装置
JPH0746511B2 (ja) 高い出力利得を得るデータ出力ドライバー
JPH06216346A (ja) 半導体装置
KR100471737B1 (ko) 출력회로,누설전류를감소시키기위한회로,트랜지스터를선택적으로스위치하기위한방법및반도체메모리
KR0153847B1 (ko) 반도체 기억장치
US20090103382A1 (en) Gated Diode Sense Amplifiers
KR100432941B1 (ko) 절연층상의 실리콘(soi) 도미노 회로 내의 바이폴라 제거 방법 및 장치
US20050018518A1 (en) Method and structure for reducing gate leakage and threshold voltage fluctuation in memory cells
US4004170A (en) MOSFET latching driver
KR100432848B1 (ko) 동적 실리콘-온-절연체 로직 회로에서의 누설을감소시키는 방법 및 장치
US5969984A (en) Level converting circuit for converting level of an input signal, internal potential generating circuit for generating internal potential, internal potential generating unit generating internal potential, highly reliable semiconductor device
JP4361037B2 (ja) 半導体回路
KR100252844B1 (ko) 스탠바이전류 감소회로
JP2005353274A (ja) 半導体回路
JP3000950B2 (ja) 半導体メモリ装置のワード線駆動回路
KR100406533B1 (ko) 에스램 셀

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051213

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee