JPH0127587B2 - - Google Patents
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- JPH0127587B2 JPH0127587B2 JP135781A JP135781A JPH0127587B2 JP H0127587 B2 JPH0127587 B2 JP H0127587B2 JP 135781 A JP135781 A JP 135781A JP 135781 A JP135781 A JP 135781A JP H0127587 B2 JPH0127587 B2 JP H0127587B2
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- Japan
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- memory cell
- substrate
- negative voltage
- mos transistor
- semiconductor
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- 239000000758 substrate Substances 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 20
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は浮遊ゲート構造を有する絶縁ゲート
型トランジスタをメモリセルとする不揮発性半導
体記憶装置に関する。
型トランジスタをメモリセルとする不揮発性半導
体記憶装置に関する。
最近の集積回路では、同一チツプ内に負電圧発
生回路を設け、ここで得られる負電圧を基板に印
加して基板を―２ボルト〜―６ボルト程度の負電
位にバイアスして使用しているものが多い。これ
は基板を負電位にバイアスすることによつて、集
積回路の基板と、この基板と異なる導電型の半導
体領域とによつて形成されるPN接合における接
合容量を減少させ、応答速度の向上、素子の微細
化によつてトランジスタのチヤネル長が短くなつ
たために生じるパンチスルー現象の抑制、等を図
るものである。また、通常の集積回路では、基板
に流れ込む電流はほとんど無視できるほど少な
い。このため、現在、集積回路に使用されている
負電圧発生回路は、電流を引き込む能力が極めて
小さく設計されているものがほとんどであり、基
板に、たとえば数＋μA程度の電流が流れ込むと
基板電位は大きく変動してしまう。
生回路を設け、ここで得られる負電圧を基板に印
加して基板を―２ボルト〜―６ボルト程度の負電
位にバイアスして使用しているものが多い。これ
は基板を負電位にバイアスすることによつて、集
積回路の基板と、この基板と異なる導電型の半導
体領域とによつて形成されるPN接合における接
合容量を減少させ、応答速度の向上、素子の微細
化によつてトランジスタのチヤネル長が短くなつ
たために生じるパンチスルー現象の抑制、等を図
るものである。また、通常の集積回路では、基板
に流れ込む電流はほとんど無視できるほど少な
い。このため、現在、集積回路に使用されている
負電圧発生回路は、電流を引き込む能力が極めて
小さく設計されているものがほとんどであり、基
板に、たとえば数＋μA程度の電流が流れ込むと
基板電位は大きく変動してしまう。
一方、浮遊ゲート構造を有する絶縁ゲート型ト
ランジスタ、たとえばMOSトランジスタをメモ
リセルとする不揮発性半導体記憶装置では、この
浮遊ゲート内に電子が蓄積されているか否かによ
つて「１」，「０」のデータの記憶を行なうもので
ある。つまり、電子が蓄積されていれば、そのメ
モリセルのしきい値電圧Vthが上昇しており、選
択時にこのメモリセルのドレイン、ソース間には
電流が流れず、電子が蓄積されていなければVth
はそのままであり（初期値）、選択時にこのメモ
リセルのドレイン、ソース間に電流が流れる。ま
た浮遊ゲートに電子を注入、蓄積する場合には、
そのメモリセルのドレインと制御ゲートに高電圧
を印加する。このとき、ドレイン近傍に生じるイ
ンパクトイオニゼーシヨン（impact ionization）
によつて電子、正孔対が発生し、このうちの電子
が浮遊ゲートに注入されるのである。またこのと
き、上記正孔の一部が基板に流れ込む。本発明者
らの測定によれば、浮遊ゲートに電子を注入する
際、メモリセルに流れる全電流の20％近くもの電
流が基板に流れ込む。いま、１つのメモリセルに
1mAの電流が流れるものとし、同時に８ビツト
のメモリセルの各浮遊ゲートに電子の注入を行な
うとすれば、基板には1.6mAもの電流が流れ込む
ことになる。このような電流の大きさでは、現
在、よく使用されている負電圧発生回路の能力を
越えており、所望するバイアスをかけることは不
可能である。したがつて、従来では、浮遊ゲート
構造を有するMOSトランジスタをメモリセルと
する不揮発性半導体記憶装置では、負電圧発生回
路を使用することができないという不都合があ
る。
ランジスタ、たとえばMOSトランジスタをメモ
リセルとする不揮発性半導体記憶装置では、この
浮遊ゲート内に電子が蓄積されているか否かによ
つて「１」，「０」のデータの記憶を行なうもので
ある。つまり、電子が蓄積されていれば、そのメ
モリセルのしきい値電圧Vthが上昇しており、選
択時にこのメモリセルのドレイン、ソース間には
電流が流れず、電子が蓄積されていなければVth
はそのままであり（初期値）、選択時にこのメモ
リセルのドレイン、ソース間に電流が流れる。ま
た浮遊ゲートに電子を注入、蓄積する場合には、
そのメモリセルのドレインと制御ゲートに高電圧
を印加する。このとき、ドレイン近傍に生じるイ
ンパクトイオニゼーシヨン（impact ionization）
によつて電子、正孔対が発生し、このうちの電子
が浮遊ゲートに注入されるのである。またこのと
き、上記正孔の一部が基板に流れ込む。本発明者
らの測定によれば、浮遊ゲートに電子を注入する
際、メモリセルに流れる全電流の20％近くもの電
流が基板に流れ込む。いま、１つのメモリセルに
1mAの電流が流れるものとし、同時に８ビツト
のメモリセルの各浮遊ゲートに電子の注入を行な
うとすれば、基板には1.6mAもの電流が流れ込む
ことになる。このような電流の大きさでは、現
在、よく使用されている負電圧発生回路の能力を
越えており、所望するバイアスをかけることは不
可能である。したがつて、従来では、浮遊ゲート
構造を有するMOSトランジスタをメモリセルと
する不揮発性半導体記憶装置では、負電圧発生回
路を使用することができないという不都合があ
る。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、メモリ
セル用のトランジスタと周辺回路用のトランジス
タを分離された別の半導体領域内に形成して、そ
れぞれの半導体領域に独立に負電圧を印加可能と
することにより、負電圧発生回路が使用できるよ
うにして、これによりデータ読み出し速度の向上
と素子の微細化が図れる不揮発性半導体記憶装置
を提供することにある。
たものであり、その目的とするところは、メモリ
セル用のトランジスタと周辺回路用のトランジス
タを分離された別の半導体領域内に形成して、そ
れぞれの半導体領域に独立に負電圧を印加可能と
することにより、負電圧発生回路が使用できるよ
うにして、これによりデータ読み出し速度の向上
と素子の微細化が図れる不揮発性半導体記憶装置
を提供することにある。
以下図面を参照してこの発明の一実施例を説明
する。第１図はこの発明に係る不揮発性半導体記
憶装置を集積化した場合の素子構造を示す断面図
である。図において１１はｎ型の半導体基板であ
り、この基板１１の表面領域には二つのｐウエル
領域１２，１３が分離して形成される。このうち
上記一方のｐウエル領域１２の表面領域には、一
つのMOSトランジスタのドレイン、ソースとな
る一対のn+領域１４，１５が互いに所定間隔を
保つて形成される。また図において１６は電気的
に浮遊状態にある浮遊ゲート、１７は制御ゲート
であり、この両ゲート１６，１７は上記ドレイ
ン、ソースと共にメモリセルとなる一つの二重ゲ
ート型MOSトランジスタを構成している。そし
て上記ｐウエル領域１２内には多数の二重ゲート
型MOSトランジスタが形成され、これらのMOS
トランジスタはたとえば行方向、列方向に配置形
成、配線される。また、上記他方のｐウエル領域
１３の表面領域には、一つのMOSトランジスタ
のドレイン、ソースとなる一対のn+型領域１８，
１９が互いに所定間隔を保つて形成される。また
図において２０はゲートであり、このゲート２０
は上記ドレイン、ソースと共に周辺回路たとえば
行、列デコーダ、センスアンプ等を構成する
MOSトランジスタを構成している。すなわち、
この発明の不揮発性半導体記憶装置は、メモリセ
ル用のトランジスタと周辺回路用のトランジスタ
を、互いに分離された別々のｐウエル領域１２ま
たは１３内に形成するようにしたものである。
する。第１図はこの発明に係る不揮発性半導体記
憶装置を集積化した場合の素子構造を示す断面図
である。図において１１はｎ型の半導体基板であ
り、この基板１１の表面領域には二つのｐウエル
領域１２，１３が分離して形成される。このうち
上記一方のｐウエル領域１２の表面領域には、一
つのMOSトランジスタのドレイン、ソースとな
る一対のn+領域１４，１５が互いに所定間隔を
保つて形成される。また図において１６は電気的
に浮遊状態にある浮遊ゲート、１７は制御ゲート
であり、この両ゲート１６，１７は上記ドレイ
ン、ソースと共にメモリセルとなる一つの二重ゲ
ート型MOSトランジスタを構成している。そし
て上記ｐウエル領域１２内には多数の二重ゲート
型MOSトランジスタが形成され、これらのMOS
トランジスタはたとえば行方向、列方向に配置形
成、配線される。また、上記他方のｐウエル領域
１３の表面領域には、一つのMOSトランジスタ
のドレイン、ソースとなる一対のn+型領域１８，
１９が互いに所定間隔を保つて形成される。また
図において２０はゲートであり、このゲート２０
は上記ドレイン、ソースと共に周辺回路たとえば
行、列デコーダ、センスアンプ等を構成する
MOSトランジスタを構成している。すなわち、
この発明の不揮発性半導体記憶装置は、メモリセ
ル用のトランジスタと周辺回路用のトランジスタ
を、互いに分離された別々のｐウエル領域１２ま
たは１３内に形成するようにしたものである。
このような構成において、メモリセルからデー
タを読み出す場合には、二つのｐウエル領域１
２，１３に共に負電圧を印加する。このとき、基
板にバイアスを加えた効果によつてデータは高速
に読み出される。
タを読み出す場合には、二つのｐウエル領域１
２，１３に共に負電圧を印加する。このとき、基
板にバイアスを加えた効果によつてデータは高速
に読み出される。
一方、データを書き込む場合、すなわちメモリ
セルの浮遊ゲートに電子を注入する場合には、周
辺回路用のMOSトランジスタが形成されている
方のｐウエル領域１３のみに負電圧を印加する。
このとき、ｐウエル領域１３に負電圧発生回路で
得られる負電圧を印加しても、このｐウエル領域
１３に流れ込む電流はわずかであり十分な基板バ
イアス効果を得ることができる。
セルの浮遊ゲートに電子を注入する場合には、周
辺回路用のMOSトランジスタが形成されている
方のｐウエル領域１３のみに負電圧を印加する。
このとき、ｐウエル領域１３に負電圧発生回路で
得られる負電圧を印加しても、このｐウエル領域
１３に流れ込む電流はわずかであり十分な基板バ
イアス効果を得ることができる。
第２図はこの発明の応用例の構成を示すもので
ある。図において２１，２２は前記一方のｐウエ
ル領域１３内に形成されていて周辺回路を構成す
るMOSトランジスタであり、２３は前記のｐウ
エル領域１２内に形成されていてメモリセルとし
て使用されるMOSトランジスタである。そして
上記MOSトランジスタ２１，２２のバツクゲー
ト（すなわち前記ｐウエル領域１３）には、負電
圧発生回路２４で発生する負電圧たとえば―２ボ
ルト〜―６ボルトが印加されるようになつてい
る。またメモリセルとなる上記MOSトランジス
タ２３のバツクゲート（すなわち前記ｐウエル領
域１２）には、データ読み出し時にオンとなる
MOSトランジスタ２５を介して上記負電圧発生
回路２４からの負電圧が印加されるようになつて
いる。さらに上記MOSトランジスタ２３のバツ
クゲートは、データ書き込み時にオンとなる
MOSトランジスタ２６を介して接地電位、すな
わち基準電位に接続されている。そしてまた、上
記MOSトランジスタ２３のソースは抵抗素子２
７を介して接地されている。
ある。図において２１，２２は前記一方のｐウエ
ル領域１３内に形成されていて周辺回路を構成す
るMOSトランジスタであり、２３は前記のｐウ
エル領域１２内に形成されていてメモリセルとし
て使用されるMOSトランジスタである。そして
上記MOSトランジスタ２１，２２のバツクゲー
ト（すなわち前記ｐウエル領域１３）には、負電
圧発生回路２４で発生する負電圧たとえば―２ボ
ルト〜―６ボルトが印加されるようになつてい
る。またメモリセルとなる上記MOSトランジス
タ２３のバツクゲート（すなわち前記ｐウエル領
域１２）には、データ読み出し時にオンとなる
MOSトランジスタ２５を介して上記負電圧発生
回路２４からの負電圧が印加されるようになつて
いる。さらに上記MOSトランジスタ２３のバツ
クゲートは、データ書き込み時にオンとなる
MOSトランジスタ２６を介して接地電位、すな
わち基準電位に接続されている。そしてまた、上
記MOSトランジスタ２３のソースは抵抗素子２
７を介して接地されている。
このような構成において、データ読み出し時に
は負電圧発生回路２４からの負電圧が周辺回路を
構成するMOSトランジスタ２１，２２のバツク
ゲートに印加される。またこのとき、MOSトラ
ンジスタ２５がオンするとき、メモリセルとなる
MOSトランジスタ２３のバツクゲートにも負電
圧発生回路２４からの負電圧が印加される。一
方、データ書き込み時にはMOSトランジスタ２
５がオフするため、MOSトランジスタ２１，２
２のバツクゲートのみに上記負電圧が印加され
る。またデータ書き込み時には他のMOSトラン
ジスタ２６がオンして、メモリセルとなるMOS
トランジスタ２３のバツクゲートは接地電位に保
たれる。さらにこのとき、MOSトランジスタ２
３に流れる電流によつて抵抗素子２７に電圧降下
が生じ、そのソース電位が上昇するため、この
MOSトランジスタ２３のバツクゲートは等価的
に負電位にバイアスされているとみなされる。す
なわち、データ書き込み時であつても、メモリセ
ルとなるMOSトランジスタ２３のバツクゲート
電位を負にバイアスすることができ、前記ｐウエ
ル領域１２においても十分な基板バイアス効果を
得ることができる。なお、上記抵抗素子２７は単
なる抵抗を用いてもよいし、またMOSトランジ
スタを抵抗として用いてもよい。
は負電圧発生回路２４からの負電圧が周辺回路を
構成するMOSトランジスタ２１，２２のバツク
ゲートに印加される。またこのとき、MOSトラ
ンジスタ２５がオンするとき、メモリセルとなる
MOSトランジスタ２３のバツクゲートにも負電
圧発生回路２４からの負電圧が印加される。一
方、データ書き込み時にはMOSトランジスタ２
５がオフするため、MOSトランジスタ２１，２
２のバツクゲートのみに上記負電圧が印加され
る。またデータ書き込み時には他のMOSトラン
ジスタ２６がオンして、メモリセルとなるMOS
トランジスタ２３のバツクゲートは接地電位に保
たれる。さらにこのとき、MOSトランジスタ２
３に流れる電流によつて抵抗素子２７に電圧降下
が生じ、そのソース電位が上昇するため、この
MOSトランジスタ２３のバツクゲートは等価的
に負電位にバイアスされているとみなされる。す
なわち、データ書き込み時であつても、メモリセ
ルとなるMOSトランジスタ２３のバツクゲート
電位を負にバイアスすることができ、前記ｐウエ
ル領域１２においても十分な基板バイアス効果を
得ることができる。なお、上記抵抗素子２７は単
なる抵抗を用いてもよいし、またMOSトランジ
スタを抵抗として用いてもよい。
第３図はこの発明の他の応用例の構成を示すも
のである。浮遊ゲート構造を有するMOSトラン
ジスタは、等価的にゲート絶縁膜の膜厚が厚くな
つたことに相当するため、通常のMOSトランジ
スタとはその基板バイアス効果に差がある。すな
わち、前記周辺回路用のMOSトランジスタとメ
モリセル用のMOSトランジスタのしきい値電圧
制御を、同じ条件によるイオンインプランテーシ
ヨン法によつて行なえば、両者間でしきい値電圧
および基板バイアス効果に差が生じてくる。第３
図に示す応用例ではこれを考慮して、異なる負電
圧を発生する二つの負電圧発生回路２４Ａ，２４
Ｂを用意し、このうちの一方の負電圧発生回路２
４Ａからの負電圧をMOSトランジスタ２１，２
２側のバツクゲートに印加し、また他方の負電圧
発生回路２４Ｂからの負電圧を前記MOSトラン
ジスタ２５を介してMOSトランジスタ２３側の
バツクゲートに印加するようにしたものである。
そしてこのような構成とすることにより、周辺回
路側およびメモリセル側の各MOSトランジスタ
において同様の基板バイアス効果を得ることがで
きる。
のである。浮遊ゲート構造を有するMOSトラン
ジスタは、等価的にゲート絶縁膜の膜厚が厚くな
つたことに相当するため、通常のMOSトランジ
スタとはその基板バイアス効果に差がある。すな
わち、前記周辺回路用のMOSトランジスタとメ
モリセル用のMOSトランジスタのしきい値電圧
制御を、同じ条件によるイオンインプランテーシ
ヨン法によつて行なえば、両者間でしきい値電圧
および基板バイアス効果に差が生じてくる。第３
図に示す応用例ではこれを考慮して、異なる負電
圧を発生する二つの負電圧発生回路２４Ａ，２４
Ｂを用意し、このうちの一方の負電圧発生回路２
４Ａからの負電圧をMOSトランジスタ２１，２
２側のバツクゲートに印加し、また他方の負電圧
発生回路２４Ｂからの負電圧を前記MOSトラン
ジスタ２５を介してMOSトランジスタ２３側の
バツクゲートに印加するようにしたものである。
そしてこのような構成とすることにより、周辺回
路側およびメモリセル側の各MOSトランジスタ
において同様の基板バイアス効果を得ることがで
きる。
以上説明したようにこの発明によれば、メモリ
セル用のトランジスタと周辺回路用のトランジス
タを分離された別の半導体領域内に形成して、そ
れぞれの半導体領域に負電圧を印加可能とするよ
うにしたことにより、負電圧発生回路が使用で
き、これによりデータ読み出し速度の向上と素子
の微細化が図れる不揮発性半導体記憶装置を提供
することができる。
セル用のトランジスタと周辺回路用のトランジス
タを分離された別の半導体領域内に形成して、そ
れぞれの半導体領域に負電圧を印加可能とするよ
うにしたことにより、負電圧発生回路が使用で
き、これによりデータ読み出し速度の向上と素子
の微細化が図れる不揮発性半導体記憶装置を提供
することができる。
第１図はこの発明の一実施例を示す断面図、第
２図はこの発明の応用例を示す構成図、第３図は
この発明の他の応用例を示す構成図である。 １１……ｎ型半導体基板、１２，１３……ｐウ
エル領域、１４，１５，１８，１９……n+型領
域、１６……浮遊ゲート、１７……制御ゲート、
２０……ゲート、２１，２２，２３，２５，２６
……MOSトランジスタ、２４……負電圧発生回
路、２７……抵抗素子。
２図はこの発明の応用例を示す構成図、第３図は
この発明の他の応用例を示す構成図である。 １１……ｎ型半導体基板、１２，１３……ｐウ
エル領域、１４，１５，１８，１９……n+型領
域、１６……浮遊ゲート、１７……制御ゲート、
２０……ゲート、２１，２２，２３，２５，２６
……MOSトランジスタ、２４……負電圧発生回
路、２７……抵抗素子。
Claims (1)
- １ 半導体基体と、上記基体に分離して形成され
る同一導電型の第１、第２の半導体領域と、上記
第１の半導体領域に形成されるメモリセルと、上
記第２の半導体領域に形成され、上記メモリセル
と同一導電チヤネル型で周辺回路を構成する絶縁
ゲート型トランジスタと、上記メモリセルからの
データ読み出し時に上記第１、第２の半導体領域
に基準電位以外のそれぞれ独立した基板電圧を供
給する基板電圧供給手段とを具備したことを特徴
とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP135781A JPS57114283A (en) | 1981-01-08 | 1981-01-08 | Non-volatile semiconductive memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP135781A JPS57114283A (en) | 1981-01-08 | 1981-01-08 | Non-volatile semiconductive memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57114283A JPS57114283A (en) | 1982-07-16 |
| JPH0127587B2 true JPH0127587B2 (ja) | 1989-05-30 |
Family
ID=11499241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP135781A Granted JPS57114283A (en) | 1981-01-08 | 1981-01-08 | Non-volatile semiconductive memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57114283A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156370A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Manufacture of semiconductor device |
-
1981
- 1981-01-08 JP JP135781A patent/JPS57114283A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156370A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57114283A (en) | 1982-07-16 |
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