JP2002110825A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 周辺回路部の抵抗素子と基板間の容量が大き
くなっていた。 【解決手段】 半導体基板１上にゲート酸化膜４及び第
１のゲート電極材５を順次堆積した後に素子分離領域２
を形成する。この後、第１の絶縁膜６及び第２のゲート
電極材７を順次堆積する。周辺回路部において、この第
２のゲート電極材７より抵抗素子７ａを形成する。
くなっていた。 【解決手段】 半導体基板１上にゲート酸化膜４及び第
１のゲート電極材５を順次堆積した後に素子分離領域２
を形成する。この後、第１の絶縁膜６及び第２のゲート
電極材７を順次堆積する。周辺回路部において、この第
２のゲート電極材７より抵抗素子７ａを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば半導体装
置、特に不揮発性半導体メモリの周辺回路部の構造に関
する。
置、特に不揮発性半導体メモリの周辺回路部の構造に関
する。
【０００２】
【従来の技術】一般に、フラッシュメモリはチップ内に
メモリセルに加えて、動作に必要な各種遅延回路、書き
込み／消去用高電圧安定化回路、基準電圧生成回路を有
している。このため、これらの回路を構成する抵抗素子
が必要となる。これらの抵抗素子として、一般的にオー
ミックな特性を持つ抵抗素子が用いられる。この抵抗素
子は、製造プロセスの効率を上げるため、チップを形成
する際に、メモリセルの形成とほぼ同じ工程で形成され
る。
メモリセルに加えて、動作に必要な各種遅延回路、書き
込み／消去用高電圧安定化回路、基準電圧生成回路を有
している。このため、これらの回路を構成する抵抗素子
が必要となる。これらの抵抗素子として、一般的にオー
ミックな特性を持つ抵抗素子が用いられる。この抵抗素
子は、製造プロセスの効率を上げるため、チップを形成
する際に、メモリセルの形成とほぼ同じ工程で形成され
る。
【０００３】上記した抵抗素子を用いる回路の一例とし
て、書き込み／消去用高電圧安定回路の動作について図
７を参照して説明する。図７（ａ）は、書き込み／消去
用高電圧安定回路を概略的に示し、図７（ｂ）は、上述
した動作時の各電圧を示している。この回路は図７
（ａ）に示すように、昇圧回路の出力電圧を制御するフ
ィードバックである。すなわち、例えばチャージポンプ
回路からなる昇圧回路の出力端には抵抗素子Ｒ１、Ｒ２
が接続されている。これら抵抗Ｒ１、Ｒ２により昇圧回
路の出力電圧が分圧され、電圧Ｖａが生成される。この
電圧Ｖａは、演算増幅器ＯＰ１において基準電圧Ｖｒｅ
ｆと比較され、制御信号Φ１が生成される。この制御信
号Φ１に応じて昇圧回路が動作し、出力電圧が制御され
る。
て、書き込み／消去用高電圧安定回路の動作について図
７を参照して説明する。図７（ａ）は、書き込み／消去
用高電圧安定回路を概略的に示し、図７（ｂ）は、上述
した動作時の各電圧を示している。この回路は図７
（ａ）に示すように、昇圧回路の出力電圧を制御するフ
ィードバックである。すなわち、例えばチャージポンプ
回路からなる昇圧回路の出力端には抵抗素子Ｒ１、Ｒ２
が接続されている。これら抵抗Ｒ１、Ｒ２により昇圧回
路の出力電圧が分圧され、電圧Ｖａが生成される。この
電圧Ｖａは、演算増幅器ＯＰ１において基準電圧Ｖｒｅ
ｆと比較され、制御信号Φ１が生成される。この制御信
号Φ１に応じて昇圧回路が動作し、出力電圧が制御され
る。
【０００４】図７（ｂ）に示すように、電圧Ｖａが、基
準電圧Ｖｒｅｆより小さくなると、図７（ａ）に示す昇
圧回路が動作し、電圧Ｖａが基準電圧Ｖｒｅｆより大き
くなると昇圧を止めて電位が上がるようにフィードバッ
クが働く。この結果、出力電圧が所要電圧Ｖｐｐに保た
れる。
準電圧Ｖｒｅｆより小さくなると、図７（ａ）に示す昇
圧回路が動作し、電圧Ｖａが基準電圧Ｖｒｅｆより大き
くなると昇圧を止めて電位が上がるようにフィードバッ
クが働く。この結果、出力電圧が所要電圧Ｖｐｐに保た
れる。
【０００５】しかし、上記抵抗素子Ｒ１、Ｒ２と半導体
基板内の他のノードとの間の容量が大きいと、ＣＲ時定
数による遅延が大きくなる。すると、フィードバックが
遅れることとなり、出力電圧が所要電圧Ｖｐｐから大き
くずれる。これは、フラッシュメモリの安定動作、高速
動作の妨げとなる。したがって、抵抗素子と他の素子の
ノードとの容量が小さいほど、精度の良い電圧安定化回
路を実現できる。
基板内の他のノードとの間の容量が大きいと、ＣＲ時定
数による遅延が大きくなる。すると、フィードバックが
遅れることとなり、出力電圧が所要電圧Ｖｐｐから大き
くずれる。これは、フラッシュメモリの安定動作、高速
動作の妨げとなる。したがって、抵抗素子と他の素子の
ノードとの容量が小さいほど、精度の良い電圧安定化回
路を実現できる。
【０００６】図８は従来のフラッシュメモリの断面図を
概略的に示している。このフラッシュメモリは、図８に
示すように、シリコン基板２１内に素子分離領域２２を
形成し、その後、セル部の素子領域２３にゲート酸化膜
２４、第１のゲート電極２５を順次堆積している。この
第１のゲート電極２５を、セル部においては浮遊ゲート
として用い、周辺回路部においては抵抗素子２５ａとし
て用いる構造となっている。図８において、２６は第１
の絶縁膜であり、２７は第２のゲート電極、２８は層間
の絶縁膜、３０は配線である。
概略的に示している。このフラッシュメモリは、図８に
示すように、シリコン基板２１内に素子分離領域２２を
形成し、その後、セル部の素子領域２３にゲート酸化膜
２４、第１のゲート電極２５を順次堆積している。この
第１のゲート電極２５を、セル部においては浮遊ゲート
として用い、周辺回路部においては抵抗素子２５ａとし
て用いる構造となっている。図８において、２６は第１
の絶縁膜であり、２７は第２のゲート電極、２８は層間
の絶縁膜、３０は配線である。
【０００７】また、セル部において浮遊ゲートとしての
第１のゲート電極を二層構造とし、周辺回路部におい
て、上層のゲート材で抵抗素子２５ａ形成する方法もあ
る。
第１のゲート電極を二層構造とし、周辺回路部におい
て、上層のゲート材で抵抗素子２５ａ形成する方法もあ
る。
【０００８】上記例の場合、周辺回路部において、抵抗
素子２５ａを厚い素子分離領域２２上に形成している。
このため、抵抗素子２５ａと半導体基板内の他のノード
との容量を小さくすることができる。
素子２５ａを厚い素子分離領域２２上に形成している。
このため、抵抗素子２５ａと半導体基板内の他のノード
との容量を小さくすることができる。
【０００９】
【発明が解決しようとする課題】しかし、上記構成のフ
ラッシュメモリは、素子分離領域２２を形成後、第１の
ゲート電極２５を形成している。このため、図８に示す
ように、素子分離領域２２上に第１のゲート電極２５が
突出した形となる。したがって、素子分離領域２２を小
型化できず、素子のさらなる微細化が困難であった。
ラッシュメモリは、素子分離領域２２を形成後、第１の
ゲート電極２５を形成している。このため、図８に示す
ように、素子分離領域２２上に第１のゲート電極２５が
突出した形となる。したがって、素子分離領域２２を小
型化できず、素子のさらなる微細化が困難であった。
【００１０】図９は他の従来例を示すものであり、フラ
ッシュメモリの断面図を示している。図９において、同
一部分については図８と同一符号を付す。このフラッシ
ュメモリは、図９に示すように、基板２１上の全面に、
数１０Åから５００Å程度のゲート酸化膜２４を形成
後、ゲート酸化膜２４上に第１のゲート電極材２５を堆
積する。この第１のゲート電極材２５、ゲート酸化膜２
４及び基板２１をエッチングしてトレンチ２１ａを形成
する。このトレンチを絶縁膜で充填して、素子分離領域
２２が形成される。したがって、素子分離領域２２と第
１のゲート電極Ｇとは自己整合的に素子分離する。ま
た、周辺回路部において、ゲート酸化膜２４上の第１の
ゲート電極材２５が抵抗素子２５ａとして用いられてい
る。このような構成の場合、素子分離領域２２を小型化
できるため、メモリセルをさらに微細化することができ
る。
ッシュメモリの断面図を示している。図９において、同
一部分については図８と同一符号を付す。このフラッシ
ュメモリは、図９に示すように、基板２１上の全面に、
数１０Åから５００Å程度のゲート酸化膜２４を形成
後、ゲート酸化膜２４上に第１のゲート電極材２５を堆
積する。この第１のゲート電極材２５、ゲート酸化膜２
４及び基板２１をエッチングしてトレンチ２１ａを形成
する。このトレンチを絶縁膜で充填して、素子分離領域
２２が形成される。したがって、素子分離領域２２と第
１のゲート電極Ｇとは自己整合的に素子分離する。ま
た、周辺回路部において、ゲート酸化膜２４上の第１の
ゲート電極材２５が抵抗素子２５ａとして用いられてい
る。このような構成の場合、素子分離領域２２を小型化
できるため、メモリセルをさらに微細化することができ
る。
【００１１】しかし、周辺回路部において抵抗素子２５
ａは数１０Åから５００Å程度のゲート酸化膜２４上に
形成されている。このため、抵抗素子２５ａと基板２１
間の容量が増加してしまう。
ａは数１０Åから５００Å程度のゲート酸化膜２４上に
形成されている。このため、抵抗素子２５ａと基板２１
間の容量が増加してしまう。
【００１２】上述したように、抵抗素子と基板との容量
が大きくなると、上記高電圧安定化回路のフィードバッ
ク動作が遅れ、安定した電圧を発生することが困難とな
る。
が大きくなると、上記高電圧安定化回路のフィードバッ
ク動作が遅れ、安定した電圧を発生することが困難とな
る。
【００１３】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、第１ゲート
電極を自己整合的に素子分離を行った場合においても、
周辺回路部において抵抗素子と基板との容量を小さくす
ることが可能な半導体記憶装置を提供しようとするもの
である。
れたものであり、その目的とするところは、第１ゲート
電極を自己整合的に素子分離を行った場合においても、
周辺回路部において抵抗素子と基板との容量を小さくす
ることが可能な半導体記憶装置を提供しようとするもの
である。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、上記課題を解決するため、半導体基板内に形成さ
れ、素子領域を区画する素子分離絶縁膜と、前記半導体
基板内に、前記素子分離絶縁膜と自己整合的に設けられ
た第１のゲート電極と、絶縁膜を介して少なくとも前記
第１のゲート電極上に形成された第２のゲート電極と、
前記素子分離絶縁膜上に前記第２のゲート電極と同時に
形成された抵抗素子とを有することを特徴とする。
は、上記課題を解決するため、半導体基板内に形成さ
れ、素子領域を区画する素子分離絶縁膜と、前記半導体
基板内に、前記素子分離絶縁膜と自己整合的に設けられ
た第１のゲート電極と、絶縁膜を介して少なくとも前記
第１のゲート電極上に形成された第２のゲート電極と、
前記素子分離絶縁膜上に前記第２のゲート電極と同時に
形成された抵抗素子とを有することを特徴とする。
【００１５】本発明の半導体記憶装置は、半導体基板内
に形成され、素子領域を区画する素子分離絶縁膜と、こ
の素子分離絶縁膜上に形成された導電膜からなる抵抗素
子とを具備し、前記抵抗素子下の前記半導体基板の不純
物濃度は、バルクと同等かあるいはバルクの不純物濃度
以下であることを特徴とする。
に形成され、素子領域を区画する素子分離絶縁膜と、こ
の素子分離絶縁膜上に形成された導電膜からなる抵抗素
子とを具備し、前記抵抗素子下の前記半導体基板の不純
物濃度は、バルクと同等かあるいはバルクの不純物濃度
以下であることを特徴とする。
【００１６】また、前記半導体基板は、前記抵抗素子下
部周辺を囲む領域の表面に前記半導体基板と同導電型で
前記半導体基板よりも高濃度の不純物領域を有すること
を特徴とする。
部周辺を囲む領域の表面に前記半導体基板と同導電型で
前記半導体基板よりも高濃度の不純物領域を有すること
を特徴とする。
【００１７】本発明の半導体記憶装置は、第１の導電型
の半導体基板内に形成され、素子領域を区画する素子分
離絶縁膜と、この素子分離絶縁膜上に形成された導電膜
からなる抵抗素子と、この抵抗素子が形成されている前
記素子分離絶縁膜に隣接する前記素子領域に形成された
前記半導体基板と逆導電型の第２の導電型の不純物領域
とを具備し、読み出し、書き込みあるいは消去時に、前
記抵抗素子と前記第２の導電型の不純物領域とに同極性
の電圧を印加することを特徴とする。
の半導体基板内に形成され、素子領域を区画する素子分
離絶縁膜と、この素子分離絶縁膜上に形成された導電膜
からなる抵抗素子と、この抵抗素子が形成されている前
記素子分離絶縁膜に隣接する前記素子領域に形成された
前記半導体基板と逆導電型の第２の導電型の不純物領域
とを具備し、読み出し、書き込みあるいは消去時に、前
記抵抗素子と前記第２の導電型の不純物領域とに同極性
の電圧を印加することを特徴とする。
【００１８】また、前記半導体基板がｐ型のとき、前記
抵抗素子と前記第２の導電型の不純物領域とに正の電圧
を印加し、ｎ型のとき、前記抵抗素子と前記第２の導電
型の不純物領域とに負の電圧を印加することを特徴とす
る。
抵抗素子と前記第２の導電型の不純物領域とに正の電圧
を印加し、ｎ型のとき、前記抵抗素子と前記第２の導電
型の不純物領域とに負の電圧を印加することを特徴とす
る。
【００１９】また、前記抵抗素子は、メモリセルアレイ
領域の周辺に形成された周辺制御回路の一部であること
を特徴とする。
領域の周辺に形成された周辺制御回路の一部であること
を特徴とする。
【００２０】また、前記第１のゲート電極は不揮発性半
導体メモリの浮遊ゲート電極であり、前記第２のゲート
電極は制御ゲート電極であることを特徴とする。
導体メモリの浮遊ゲート電極であり、前記第２のゲート
電極は制御ゲート電極であることを特徴とする。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２２】図１を参照して、本発明に係るフラッシュ
メモリの第１の実施例について説明する。図１は、フラ
ッシュメモリを概略的に示す断面図である。図１に示す
ように、セル部においては、半導体基板１内の素子分離
領域２により分離された素子領域３にゲート酸化膜４、
第１のゲート電極５が形成されている。したがって、第
１のゲート電極５は、素子分離領域２上には存在してい
ない。上記第１のゲート電極５がフローティングゲート
（ＦＧ）として機能する。
メモリの第１の実施例について説明する。図１は、フラ
ッシュメモリを概略的に示す断面図である。図１に示す
ように、セル部においては、半導体基板１内の素子分離
領域２により分離された素子領域３にゲート酸化膜４、
第１のゲート電極５が形成されている。したがって、第
１のゲート電極５は、素子分離領域２上には存在してい
ない。上記第１のゲート電極５がフローティングゲート
（ＦＧ）として機能する。
【００２３】さらに、第１の絶縁膜６上に、第２のゲー
ト電極材７が形成されている。この第２のゲート電極材
７はセルトランジスタの制御ゲート（ＣＧ：ワード線）
として機能する。
ト電極材７が形成されている。この第２のゲート電極材
７はセルトランジスタの制御ゲート（ＣＧ：ワード線）
として機能する。
【００２４】周辺回路部において、素子分離領域２上に
は第１の絶縁膜６を介して第２のゲート電極材７からな
る抵抗素子７ａが設けられている。
は第１の絶縁膜６を介して第２のゲート電極材７からな
る抵抗素子７ａが設けられている。
【００２５】なお、８は第２の絶縁膜、９はコンタクト
であり、１０は配線である。
であり、１０は配線である。
【００２６】上記構成によれば、周辺回路部において、
抵抗素子７ａは第１の絶縁膜６を介して素子分離領域２
上に形成されている。したがって、抵抗素子７ａと基板
１との容量を低減することができる。このため、ＣＲ遅
延を小さくし、抵抗素子７ａを用いた高電圧安定化回路
を安定且つ、高精度で動作させることができる。
抵抗素子７ａは第１の絶縁膜６を介して素子分離領域２
上に形成されている。したがって、抵抗素子７ａと基板
１との容量を低減することができる。このため、ＣＲ遅
延を小さくし、抵抗素子７ａを用いた高電圧安定化回路
を安定且つ、高精度で動作させることができる。
【００２７】以下、上記構成のフラッシュメモリの製造
方法について、図２を用いて説明する。
方法について、図２を用いて説明する。
【００２８】図２（ａ）において、１は半導体基板であ
る。４はゲート酸化膜であり、例えば酸化シリコンまた
は窒化シリコンが用いられる。５は第１のゲート電極材
であり、例えばポリシリコンまたはアモルファスシリコ
ンが使用される。半導体基板１の全面上にゲート酸化膜
４、第１のゲート電極材５が順次形成される。この第１
のゲート電極材５の上に絶縁体によるマスク材１１が形
成される。このマスク材１１をマスクとして、第１のゲ
ート電極５、ゲート酸化膜４及び基板１を自己整合的に
エッチングし、図２（ｂ）に示すように、トレンチ１２
を形成する。
る。４はゲート酸化膜であり、例えば酸化シリコンまた
は窒化シリコンが用いられる。５は第１のゲート電極材
であり、例えばポリシリコンまたはアモルファスシリコ
ンが使用される。半導体基板１の全面上にゲート酸化膜
４、第１のゲート電極材５が順次形成される。この第１
のゲート電極材５の上に絶縁体によるマスク材１１が形
成される。このマスク材１１をマスクとして、第１のゲ
ート電極５、ゲート酸化膜４及び基板１を自己整合的に
エッチングし、図２（ｂ）に示すように、トレンチ１２
を形成する。
【００２９】次に、図２（ｂ）に示すように、全面に絶
縁膜２ａを堆積し、前記マスク材１１をストッパーとし
てＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｒｉｓｈｉｎｇ）法により研磨する。こうすること
によって、マスク材１１の表面まで絶縁膜２ａが除去さ
れ、トレンチ１２が絶縁膜２ａにより埋め込まれる。こ
の後、マスク材１１が除去され、図２（ｃ）に示すよう
に、素子分離領域２が形成される。このようにして、素
子分離領域２に対して自己整合的に第１のゲート電極材
５からなるフローティングゲート（ＦＧ）が形成され
る。
縁膜２ａを堆積し、前記マスク材１１をストッパーとし
てＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｒｉｓｈｉｎｇ）法により研磨する。こうすること
によって、マスク材１１の表面まで絶縁膜２ａが除去さ
れ、トレンチ１２が絶縁膜２ａにより埋め込まれる。こ
の後、マスク材１１が除去され、図２（ｃ）に示すよう
に、素子分離領域２が形成される。このようにして、素
子分離領域２に対して自己整合的に第１のゲート電極材
５からなるフローティングゲート（ＦＧ）が形成され
る。
【００３０】続いて、全面に第２の絶縁膜６、第２のゲ
ート電極材７が順次堆積される。次に、図２（ｄ）に示
すように、第２のゲート電極材７及びゲート酸化膜６の
一部をエッチングする。このようにして、セル部におい
て、第２のゲート電極材７により制御ゲート（ＣＧ）と
してのワード線を形成するとともに、周辺回路部におい
て、第２のゲート電極材７により抵抗素子７ａを形成す
る。この後、図１に示すように、全面に第２の絶縁膜８
を堆積し、この第２の絶縁膜８にコンタクト孔９を形成
する。この時、周辺回路部においては、所要の抵抗値が
得られるように抵抗素子７ａの所定の部分にコンタクト
孔９を形成する。続いて、第２の絶縁膜８の全面に金属
膜が形成され、コンタクト孔９が埋め込まれる。この
後、金属膜がエッチングされ、配線１０が形成される。
ート電極材７が順次堆積される。次に、図２（ｄ）に示
すように、第２のゲート電極材７及びゲート酸化膜６の
一部をエッチングする。このようにして、セル部におい
て、第２のゲート電極材７により制御ゲート（ＣＧ）と
してのワード線を形成するとともに、周辺回路部におい
て、第２のゲート電極材７により抵抗素子７ａを形成す
る。この後、図１に示すように、全面に第２の絶縁膜８
を堆積し、この第２の絶縁膜８にコンタクト孔９を形成
する。この時、周辺回路部においては、所要の抵抗値が
得られるように抵抗素子７ａの所定の部分にコンタクト
孔９を形成する。続いて、第２の絶縁膜８の全面に金属
膜が形成され、コンタクト孔９が埋め込まれる。この
後、金属膜がエッチングされ、配線１０が形成される。
【００３１】上記第１の実施例によれば、セル部におい
て、フローティングゲートＦＧが素子分離領域２と自己
整合的に形成されているため、セルを小型化することが
できる。しかも、周辺回路部において、抵抗素子７ａは
素子分離領域２の上に、絶縁膜６を介して第２のゲート
電極材７により形成されている。このため、抵抗素子７
ａと基板１の相互間に素子分離領域２と、絶縁膜６とが
介在するため、抵抗素子７ａと基板１の容量を低減でき
る。したがって、この抵抗素子７ａを例えば高電圧安定
化回路に適用することにより、安定で高精度の昇圧電圧
を発生することができる。
て、フローティングゲートＦＧが素子分離領域２と自己
整合的に形成されているため、セルを小型化することが
できる。しかも、周辺回路部において、抵抗素子７ａは
素子分離領域２の上に、絶縁膜６を介して第２のゲート
電極材７により形成されている。このため、抵抗素子７
ａと基板１の相互間に素子分離領域２と、絶縁膜６とが
介在するため、抵抗素子７ａと基板１の容量を低減でき
る。したがって、この抵抗素子７ａを例えば高電圧安定
化回路に適用することにより、安定で高精度の昇圧電圧
を発生することができる。
【００３２】尚、第１の実施例において、周辺回路部の
抵抗素子７ａは、第２のゲート電極材７により形成し
た。しかし、これに限定されるものではない。例えば第
２のゲート電極材７上方に形成されるワード線以外の配
線により抵抗素子を形成することも可能である。この配
線はシート抵抗が例えば１００Ω以上のポリシリコンに
より形成される。このような構成とすれば、抵抗素子７
ａと基板１との容量をさらに低減できる。
抵抗素子７ａは、第２のゲート電極材７により形成し
た。しかし、これに限定されるものではない。例えば第
２のゲート電極材７上方に形成されるワード線以外の配
線により抵抗素子を形成することも可能である。この配
線はシート抵抗が例えば１００Ω以上のポリシリコンに
より形成される。このような構成とすれば、抵抗素子７
ａと基板１との容量をさらに低減できる。
【００３３】図３は、本発明の第２の実施例を示してい
る。図３（ａ）はフラッシュメモリの周辺回路部の断面
図を概略的に示している。この構成は第１の実施例とほ
ぼ同様である。
る。図３（ａ）はフラッシュメモリの周辺回路部の断面
図を概略的に示している。この構成は第１の実施例とほ
ぼ同様である。
【００３４】第２の実施例は、上記構成に加えて、抵抗
素子７ａの下部に位置する半導体基板１の表面には、Ｐ
型またはＮ型不純物を注入せず、バルクと同じ不純物濃
度としている。または、半導体基板１の導電型が例えば
Ｐ型である場合、これと逆導電型、例えばＮ型の不純物
を基板表面に注入する。
素子７ａの下部に位置する半導体基板１の表面には、Ｐ
型またはＮ型不純物を注入せず、バルクと同じ不純物濃
度としている。または、半導体基板１の導電型が例えば
Ｐ型である場合、これと逆導電型、例えばＮ型の不純物
を基板表面に注入する。
【００３５】通常、半導体基板内にはＰ型又はＮ型のウ
ェルが形成され、セル部や周辺回路はこのウェル内に形
成される。このため、半導体基板１内の不純物濃度は、
図３（ｂ）に破線で示すように、表面に近づくに連れ、
すなわち深さＸが浅くなるに従い増加する。これに対し
て、上記第２の実施例は、半導体基板１をバルクと同じ
不純物濃度とすることによって、図３（ｂ）に実線で示
すように不純物濃度を一定に保つことができる。また、
半導体基板１と逆導電型の不純物を注入することによっ
て、図３（ｂ）の１点鎖線に示すように、基板１表面の
不純物濃度を低下することができる。基板１内の不純物
濃度が高い場合、抵抗素子７ａとの容量が大きくなる
が、第２の実施例のように、基板１内の不純物濃度を低
く設定することにより、抵抗素子７ａと基板間の容量を
低減することができる。よって、抵抗素子を用いた高電
圧安定化回路により、高精度で安定した昇圧電圧を生成
することができる。
ェルが形成され、セル部や周辺回路はこのウェル内に形
成される。このため、半導体基板１内の不純物濃度は、
図３（ｂ）に破線で示すように、表面に近づくに連れ、
すなわち深さＸが浅くなるに従い増加する。これに対し
て、上記第２の実施例は、半導体基板１をバルクと同じ
不純物濃度とすることによって、図３（ｂ）に実線で示
すように不純物濃度を一定に保つことができる。また、
半導体基板１と逆導電型の不純物を注入することによっ
て、図３（ｂ）の１点鎖線に示すように、基板１表面の
不純物濃度を低下することができる。基板１内の不純物
濃度が高い場合、抵抗素子７ａとの容量が大きくなる
が、第２の実施例のように、基板１内の不純物濃度を低
く設定することにより、抵抗素子７ａと基板間の容量を
低減することができる。よって、抵抗素子を用いた高電
圧安定化回路により、高精度で安定した昇圧電圧を生成
することができる。
【００３６】図４は本発明の第３の実施例を示すもので
あり、第１、第２の実施例と同一部分は同一符号を付
す。
あり、第１、第２の実施例と同一部分は同一符号を付
す。
【００３７】第２の実施例において、半導体基板１が例
えばＰ型で、その上の絶縁膜８が正に帯電した場合、半
導体基板１の不純物濃度が低いと、半導体基板１表面に
電子が集まり、反転化することもある。この状態で、抵
抗素子７ａに高電圧が印加されると、基板１表面内の反
転化した電子が抵抗素子７ａ直下の基板１内に集めら
れ、抵抗素子７ａの電圧の時間変動に反転層内の電圧の
動きが追随する。したがって、抵抗素子７ａと半導体基
板１間の容量が大きくなってしまう。
えばＰ型で、その上の絶縁膜８が正に帯電した場合、半
導体基板１の不純物濃度が低いと、半導体基板１表面に
電子が集まり、反転化することもある。この状態で、抵
抗素子７ａに高電圧が印加されると、基板１表面内の反
転化した電子が抵抗素子７ａ直下の基板１内に集めら
れ、抵抗素子７ａの電圧の時間変動に反転層内の電圧の
動きが追随する。したがって、抵抗素子７ａと半導体基
板１間の容量が大きくなってしまう。
【００３８】そこで、第３の実施例では、図４に示すよ
うに、例えばＰ型の半導体基板１内で、抵抗素子７ａの
周囲に対応して、例えば高濃度のＰ型不純物を注入す
る。このようにして、基板１内に高濃度領域１３を形成
する。
うに、例えばＰ型の半導体基板１内で、抵抗素子７ａの
周囲に対応して、例えば高濃度のＰ型不純物を注入す
る。このようにして、基板１内に高濃度領域１３を形成
する。
【００３９】上記第３の実施例によれば、半導体基板１
の表面で抵抗素子７ａの周囲に高濃度領域１３を形成し
ている。こうすることによって、抵抗素子７ａに高電圧
が印加され、半導体基板１表面に電子が発生しても、抵
抗素子７ａ下の基板１表面に電子が集まることを防止で
きる。したがって、抵抗素子７ａ下の半導体基板１表面
が反転化することを防止できる。よって、抵抗素子７ａ
と半導体基板１との容量の増加を抑えることができ、抵
抗素子７ａを用いた高電圧安定化回路により、高精度で
安定して昇圧電圧を生成できる。
の表面で抵抗素子７ａの周囲に高濃度領域１３を形成し
ている。こうすることによって、抵抗素子７ａに高電圧
が印加され、半導体基板１表面に電子が発生しても、抵
抗素子７ａ下の基板１表面に電子が集まることを防止で
きる。したがって、抵抗素子７ａ下の半導体基板１表面
が反転化することを防止できる。よって、抵抗素子７ａ
と半導体基板１との容量の増加を抑えることができ、抵
抗素子７ａを用いた高電圧安定化回路により、高精度で
安定して昇圧電圧を生成できる。
【００４０】図５（ａ）、（ｂ）は、本発明の第４の実
施例を概略的に示している。図５（ａ）において、図１
と同一部分については同一符号を付し、説明は省略す
る。
施例を概略的に示している。図５（ａ）において、図１
と同一部分については同一符号を付し、説明は省略す
る。
【００４１】第４の実施例は、図５（ａ）に示すよう
に、抵抗素子７ａと基板１との容量を低減するため、抵
抗素子７ａに隣接する素子領域を基板１と逆導電型の逆
導電型領域１４とする。さらに、この逆導電型領域１４
にコンタクトを形成し、抵抗素子７ａ乃至基板１と独立
して電位を与えられるようにしている。
に、抵抗素子７ａと基板１との容量を低減するため、抵
抗素子７ａに隣接する素子領域を基板１と逆導電型の逆
導電型領域１４とする。さらに、この逆導電型領域１４
にコンタクトを形成し、抵抗素子７ａ乃至基板１と独立
して電位を与えられるようにしている。
【００４２】以下、半導体基板１がＰ型であり、逆導電
型領域１４がＮ型である場合を例として説明するが、Ｎ
型半導体基板の場合も導電型及び電位を反転させて、同
様に行うことができる。
型領域１４がＮ型である場合を例として説明するが、Ｎ
型半導体基板の場合も導電型及び電位を反転させて、同
様に行うことができる。
【００４３】電圧安定化回路内に含まれる抵抗素子７ａ
は、フラッシュメモリの動作に応じてデータの読み出
し、書き込み、又は消去の際に、特定の電位を安定的に
供給するために動作する。このとき、図５（ｂ）に示す
ように、抵抗素子７ａにある正の電位を与え、半導体基
板１を接地電位Ｖｓｓとする。また同時に、逆導電型領
域１４に、ある正の電位を与える。上述した以外の時間
は、抵抗素子７ａ及び逆導電型領域１３を接地電位Ｖｓ
ｓに設定するものとする。
は、フラッシュメモリの動作に応じてデータの読み出
し、書き込み、又は消去の際に、特定の電位を安定的に
供給するために動作する。このとき、図５（ｂ）に示す
ように、抵抗素子７ａにある正の電位を与え、半導体基
板１を接地電位Ｖｓｓとする。また同時に、逆導電型領
域１４に、ある正の電位を与える。上述した以外の時間
は、抵抗素子７ａ及び逆導電型領域１３を接地電位Ｖｓ
ｓに設定するものとする。
【００４４】抵抗素子７ａに正の電位を与えた場合、抵
抗素子７ａを稼動させている時間内に半導体基板１内に
反転層ができる。すると抵抗素子７ａと半導体基板１間
の容量が増加する。そこで、逆導電型領域１４に印加す
る正の電位を最適に制御し、抵抗素子７ａ下の空乏層１
５と逆導電型領域１４の周辺に形成される空乏層が繋が
るようにする。これにより、抵抗素子７ａ下の基板１で
発生した少数キャリアの電子を、逆導電型領域１４で吸
収させることができる。したがって、抵抗素子７ａ下の
半導体基板１で反転層が発生することを抑えることがで
きる。すなわち、抵抗素子７ａの電位の振動に反応する
空乏層１５を、半導体基板１のより奥深くに追いやる
（Ｄｅｅｐ−Ｄｅｐｌｅｔｉｏｎ）。すると、半導体基
板１表面における空乏層の変化が少なくなる。よって、
半導体基板１と抵抗素子７ａ間の容量を低減させること
ができる。
抗素子７ａを稼動させている時間内に半導体基板１内に
反転層ができる。すると抵抗素子７ａと半導体基板１間
の容量が増加する。そこで、逆導電型領域１４に印加す
る正の電位を最適に制御し、抵抗素子７ａ下の空乏層１
５と逆導電型領域１４の周辺に形成される空乏層が繋が
るようにする。これにより、抵抗素子７ａ下の基板１で
発生した少数キャリアの電子を、逆導電型領域１４で吸
収させることができる。したがって、抵抗素子７ａ下の
半導体基板１で反転層が発生することを抑えることがで
きる。すなわち、抵抗素子７ａの電位の振動に反応する
空乏層１５を、半導体基板１のより奥深くに追いやる
（Ｄｅｅｐ−Ｄｅｐｌｅｔｉｏｎ）。すると、半導体基
板１表面における空乏層の変化が少なくなる。よって、
半導体基板１と抵抗素子７ａ間の容量を低減させること
ができる。
【００４５】上記第４の実施例によっても第１乃至第３
の実施例と同様の効果を得ることができる。
の実施例と同様の効果を得ることができる。
【００４６】図６は、本発明の第５の実施例を示してい
る。第５の実施例は、第１の実施例の変形例である。図
６中の、図１と同一部分については同一符号を付す。
る。第５の実施例は、第１の実施例の変形例である。図
６中の、図１と同一部分については同一符号を付す。
【００４７】セル部において、フローティングゲート５
と制御ゲート７の間の容量を増やすために、セル部の素
子分離領域をエッチングし、素子分離領域の高さをフロ
ーティングゲート５の高さより低くする方法が考えられ
ている。
と制御ゲート７の間の容量を増やすために、セル部の素
子分離領域をエッチングし、素子分離領域の高さをフロ
ーティングゲート５の高さより低くする方法が考えられ
ている。
【００４８】しかし、上記方法によると、素子分離領域
をエッチングする際、周辺回路部の素子分離領域の高さ
も落としてしまうと、抵抗素子７ａと基板との間の容量
が増加してまう。
をエッチングする際、周辺回路部の素子分離領域の高さ
も落としてしまうと、抵抗素子７ａと基板との間の容量
が増加してまう。
【００４９】そこで、第５の実施例では、図６に示すよ
うに、セル部の素子分離領域２’をエッチングする際、
素子分離領域２の抵抗素子７ａが形成される領域をカバ
ーする。こうすることによって、図６に示すように、周
辺回路の素子分離領域２の高さを保つことができる。
うに、セル部の素子分離領域２’をエッチングする際、
素子分離領域２の抵抗素子７ａが形成される領域をカバ
ーする。こうすることによって、図６に示すように、周
辺回路の素子分離領域２の高さを保つことができる。
【００５０】第５の実施例によれば、第１の実施例と同
様の効果を得ることができる。さらに、セル部の素子分
離領域２’の高さをフローティングゲートのそれより低
くしている。こうすることによって、メモリセルの容量
を増加することができる。
様の効果を得ることができる。さらに、セル部の素子分
離領域２’の高さをフローティングゲートのそれより低
くしている。こうすることによって、メモリセルの容量
を増加することができる。
【００５１】尚、第１乃至第５の実施例にフローティン
グゲートが一層構造の場合について説明した。しかし、
これに限らず、フローティングゲートを二層構造とし、
上層のゲート材で抵抗素子を形成してもよい。
グゲートが一層構造の場合について説明した。しかし、
これに限らず、フローティングゲートを二層構造とし、
上層のゲート材で抵抗素子を形成してもよい。
【００５２】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
いて種々変形実施可能なことは勿論である。
【００５３】
【発明の効果】以上、詳述したように本発明によれば、
第１ゲート電極を自己整合的に素子分離を行った場合に
おいても、周辺回路部において抵抗素子と基板との容量
を小さくすることが可能な半導体記憶装置を提供でき
る。
第１ゲート電極を自己整合的に素子分離を行った場合に
おいても、周辺回路部において抵抗素子と基板との容量
を小さくすることが可能な半導体記憶装置を提供でき
る。
【図１】本発明に係るフラッシュメモリの第１の実施例
を示す図。
を示す図。
【図２】本発明に係るフラッシュメモリの第１の実施例
における、製造過程を示す図。
における、製造過程を示す図。
【図３】本発明に係るフラッシュメモリの第２の実施例
を示す図。
を示す図。
【図４】本発明に係るフラッシュメモリの第３の実施例
を示す図。
を示す図。
【図５】本発明に係るフラッシュメモリの第４の実施例
を示す図。
を示す図。
【図６】本発明に係るフラッシュメモリの第５の実施例
を示す図。
を示す図。
【図７】抵抗素子を用いた昇圧電位安定化回路及び波形
を示す図。
を示す図。
【図８】フラッシュメモリの第１の従来例を示す図。
【図９】フラッシュメモリの他の従来例を示す図。
【符号の説明】 １…半導体基板、 ２…素子分離領域、 ３…素子領域、 ４…ゲート酸化膜、 ５…第１のゲート電極材、 ６…第１の絶縁膜、 ７…第２のゲート電極材、 ７ａ…抵抗素子、 ８…第２の絶縁膜、 ９…コンタクト孔、 １０…配線。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (72)発明者 佐藤 敦祥 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 杉前 紀久子 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 間 博顕 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F001 AA04 AA25 AA31 AB02 5F038 AR09 AR13 5F083 EP02 EP27 GA03 GA09 JA33 NA01 PR40 PR43 PR57 5F101 BA07 BA13 BA19 BB02
Claims (7)
- 【請求項１】 半導体基板内に形成され、素子領域を区
画する素子分離絶縁膜と、 前記半導体基板内に、前記素子分離絶縁膜と自己整合的
に設けられた第１のゲート電極と、 絶縁膜を介して少なくとも前記第１のゲート電極上に形
成された第２のゲート電極と、 前記素子分離絶縁膜上に前記第２のゲート電極と同時に
形成された抵抗素子とを有することを特徴とする半導体
記憶装置。 - 【請求項２】 半導体基板内に形成され、素子領域を区
画する素子分離絶縁膜と、 この素子分離絶縁膜上に形成された導電膜からなる抵抗
素子とを具備し、 前記抵抗素子下の前記半導体基板の不純物濃度は、バル
クと同等かあるいはバルクの不純物濃度以下であること
を特徴とする半導体記憶装置。 - 【請求項３】 前記半導体基板は、前記抵抗素子下部周
辺を囲む領域の表面に前記半導体基板と同導電型で前記
半導体基板よりも高濃度の不純物領域を有することを特
徴とする請求項１または２記載の半導体記憶装置。 - 【請求項４】 第１の導電型の半導体基板内に形成さ
れ、素子領域を区画する素子分離絶縁膜と、 この素子分離絶縁膜上に形成された導電膜からなる抵抗
素子と、 この抵抗素子が形成されている前記素子分離絶縁膜に隣
接する前記素子領域に形成された前記半導体基板と逆導
電型の第２の導電型の不純物領域とを具備し、読み出
し、書き込みあるいは消去時に、前記抵抗素子と前記第
２の導電型の不純物領域とに同極性の電圧を印加するこ
とを特徴とする半導体記憶装置。 - 【請求項５】 前記半導体基板がｐ型のとき、前記抵抗
素子と前記第２の導電型の不純物領域とに正の電圧を印
加し、前記半導体基板がｎ型のとき、前記抵抗素子と前
記第２の導電型の不純物領域とに負の電圧を印加するこ
とを特徴とする請求項４記載の半導体記憶装置。 - 【請求項６】 前記抵抗素子は、メモリセルアレイ領域
の周辺に形成された周辺制御回路の一部であることを特
徴とする請求項１乃至請求項４のいずれか記載の半導体
記憶装置。 - 【請求項７】 前記第１のゲート電極は不揮発性半導体
メモリの浮遊ゲート電極であり、前記第２のゲート電極
は制御ゲート電極であることを特徴とする請求項１記載
の半導体記憶装置。
Priority Applications (6)
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| TW090123780A TW520569B (en) | 2000-09-29 | 2001-09-26 | Semiconductor storage device and the manufacturing method thereof |
| KR10-2001-0060506A KR100412001B1 (ko) | 2000-09-29 | 2001-09-28 | 반도체 기억 장치 및 그 제조 방법 |
| US10/685,599 US6977409B2 (en) | 2000-09-29 | 2003-10-16 | Flash memory having memory section and peripheral circuit section |
| US11/259,142 US7361951B2 (en) | 2000-09-29 | 2005-10-27 | Flash memory having memory section and peripheral circuit section |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|---|---|---|
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| JP2009055029A (ja) * | 2007-08-23 | 2009-03-12 | Samsung Electronics Co Ltd | 抵抗素子を有する半導体装置及びその形成方法 |
| JP2009224633A (ja) * | 2008-03-18 | 2009-10-01 | Toshiba Corp | 半導体記憶装置 |
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|---|---|---|---|---|
| US6713346B2 (en) * | 1999-03-01 | 2004-03-30 | Micron Technology, Inc. | Methods of forming a line of flash memory cells |
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| US7060561B2 (en) * | 2004-02-25 | 2006-06-13 | United Microelectronics Corp. | Method for fabricating memory device |
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| US8284601B2 (en) * | 2009-04-01 | 2012-10-09 | Samsung Electronics Co., Ltd. | Semiconductor memory device comprising three-dimensional memory cell array |
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|---|---|---|---|---|
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| KR100275741B1 (ko) * | 1998-08-31 | 2000-12-15 | 윤종용 | 비휘발성 기억소자의 제조방법 |
| US6717233B1 (en) * | 1999-02-01 | 2004-04-06 | Bae Systems Information And Electronic Systems Integration, Inc. | Method for fabricating resistors within semiconductor integrated circuit devices |
| US6228713B1 (en) * | 1999-06-28 | 2001-05-08 | Chartered Semiconductor Manufacturing Ltd. | Self-aligned floating gate for memory application using shallow trench isolation |
| US6590255B2 (en) | 2000-09-29 | 2003-07-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device having memory cell section and peripheral circuit section and method of manufacturing the same |
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006507693A (ja) * | 2002-11-14 | 2006-03-02 | アプラス・フラッシュ・テクノロジー・インク． | バイト、ページおよびブロックに書き込むことができ、セルアレイ中で干渉を受けず分割が良好な特性を備え、新規のデコーダ設計とレイアウトの整合ユニットと技術を使用する単体式複合型不揮発メモリ |
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| US7906816B2 (en) | 2005-05-31 | 2011-03-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device including memory cells having floating gates and resistor elements |
| US8154085B2 (en) | 2006-05-18 | 2012-04-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory has resistors including electrode layer formed on low resistance layer adjacent to mask film |
| JP2007201494A (ja) * | 2007-03-26 | 2007-08-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
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