TW520569B - Semiconductor storage device and the manufacturing method thereof - Google Patents

Semiconductor storage device and the manufacturing method thereof Download PDF

Info

Publication number
TW520569B
TW520569B TW090123780A TW90123780A TW520569B TW 520569 B TW520569 B TW 520569B TW 090123780 A TW090123780 A TW 090123780A TW 90123780 A TW90123780 A TW 90123780A TW 520569 B TW520569 B TW 520569B
Authority
TW
Taiwan
Prior art keywords
aforementioned
region
semiconductor substrate
gate
memory device
Prior art date
Application number
TW090123780A
Other languages
English (en)
Inventor
Riichiro Shirota
Kikuko Sugimae
Masayuki Ichige
Atsuhiro Sato
Hiroaki Hazama
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Application granted granted Critical
Publication of TW520569B publication Critical patent/TW520569B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

520569 A7 B7____ 五、發明説明（1 ) 發明之背景 本發明係關於一種例如半導體裝置，特別是非揮發性半 導體記憶體的周邊電路部構造。 一般快閃記憶體在晶片内除了記憶胞之外，還有動作所 需的各種延遲電路、寫入/擦除用高電壓穩定化電路、基準 電壓產生電路。因此，需要構成這些電路的電阻元件。一 般使用具有歐姆特性的電阻元件作爲這些電阻元件。此電 阻元件爲了提高製程效率而在形成晶片時，在和形成記憶 胞大致相同製程被形成。 作爲使用上述電阻元件的電路一例，就寫入/擦除用高電 壓穩定電路的動作，參照圖7 A、B加以説明。圖7 A概略顯 示寫入/擦除用高電壓穩定電路，圖7B顯示上述動作時的 各電壓。此電路如圖7A所示，係控制升壓電路輸出電壓的 反饋（feedback)。即，電阻元件R 1、R2連接於例如由充電 泵浦電路構成的升壓電路輸出端。利用這些電阻Rl、R2 分割升壓電路的輸出電壓，產生電壓Va。此電壓Va在運 算放大器OP1和基準電壓Vref比較，產生控制信號0 1。按 照此控制信號0 1，升壓電路動作，控制輸出電壓。 如圖7B所示，若電壓Va比基準電壓Vref小，則圖7A所 示的升壓電路動作，若電壓Va比基準電壓Vref大，則停止 升壓而反饋起作用成電位上升。此結果，將輸出電壓保持 在所需電壓Vpp。 然而，若上述電阻元件Rl、R2和半導體基板内的其他 節點間的電容大，則因C R時間常數而延遲變大。於是，反 -4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 520569 A7 B7 五、發明説明（3 ) ， 導體記憶裝置。 本發明之目的係由以下之結構所達成。 半導體記憶裝置包含半導體基板；元件分離區域：配設 於前述半導體基板内，此元件分離區域具備厚的元件分離 絕緣膜且區劃元件區域；第一閘極：此第一閘極和前述元 件分離區域自行對準地配設於前述半導體基板内的前述元 件區域上；第二閘極：此第二閘極透過絕緣膜配設於前述 第一閘極上；及，電阻元件：配設於前述元件分離區域 上，前述電阻元件和前述第二閘極起源於相同導電膜。 半導體記憶裝置包含半導體基板；元件分離區域：配設 於前述半導體基板内，此元件分離區域具備厚的元件分離 絕緣膜且區劃元件區域；電阻元件：配設於前述元件分離 區域上，此電阻元件由導電膜構成；及，向與前述電阻元 件對向的位置，前述半導體基板具有被設定成雜質濃度相 同或低的雜質分佈。 半導體記憶裝置包含第一導電型半導體基板；元件分離 區域··配設於前述半導體基板内，此元件分離區域區劃元 件_區域；電阻元件：配設於前述元件分離區域上，此電阻 元件由導電膜構成；及，第二導電型之反導電型擴散層·· 此反導電型擴散層和前述半導體基板爲反導電型，形成於 鄰接於配設前述電阻元件的前述元件分離區域的前述元件 區域，在讀出、寫入或擦除時，藉由施加同極性電壓給前 述電阻元件和前述反導電型擴散層，在前述電阻元件下的 前述半導體基板抑制產生反轉層。 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 520569 A7 _B7 五、發明説明（5 ) 本發明者等在本發明的開發過程，在如參照圖8所述的快 閃記憶體方面，爲使元件更細微化而作了研究。其結果， 本發明者等得到施加如下所述的改良的快閃記憶體及對此 的見解。 圖9如上述’係改良圖8所示的快閃記憶體者，顯示這種 快閃1己憶體的截面圖。在圖9中，對於同一部分附上和圖8 同一符號。此快閃記憶體如圖9所示，在基板2 1上的全面 形成數10埃到500埃程度的閘氧化膜24後，在閘氧化膜24 上沉積第一閘極材料2 5。蝕刻此第一閘極材料2 5、閘氧化 膜24及基板21而形成溝渠21a。以絕緣膜填充此溝渠，形 成元件分離區域22。因此，元件分離區域22和第一閘極G 自行對準地元件分離。此外，在周邊電路部使用閘氧化膜 24上的第一閘極材料25作爲電阻元件25 a。這種結構的情 況’因可使元件分離區域22小型化而可使記憶胞更細微 化。 然而，在周邊電路部電阻元件2 5a設於數1〇埃到500埃程 度的閘氧化膜2 4上。因此，電阻元件2 5 a和基板2 1間的電 容增加。 如上述，電阻元件和基板的電容變大，則上述高電壓穩 定化電路的反饋動作延遲，產生穩定的電壓困難。 以下，就根據這種見解所構成的本發明實施形態，參照 圖面加以説明。又，在以下的説明中，對於具有略同一功 能及結構的結構元件附上同一符號，重複説明只在必要時 進行。 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 520569 A7
錄參照圖1，就關於本發明的快閃記憶體第i實施形態加 以説明。圖1爲概略顯示快閃記憶體的截面圖。如圖1所 示，在胞部方面，在半導體基板1内的元件分離區域2所分 離的疋件區域3形成閘氧化膜4、第一閘極5。因此，第一 閘極5不存在於元件分離區域2上。上述第一閘極5起作用 作爲浮動閘（F G ；)。 再者，在第一絕緣膜6上形成第二閘極材料7。此第二閘 極材料7起作用作爲胞電晶體的控制閘（CG :字‘元線）。 在周邊電路部方面，在元件分離區域2上透過第一絕緣膜 6设置由第二閘極材料7構成的電阻元件7 a。 又’ 8爲第二絕緣膜，9爲接點，1 〇爲配線。 根據上述結構，在周邊電路部電阻元件7 a透過第一絕緣 膜6形成於元件分離區域2上。因此，可減低電阻元件、和 基板1的電容。因此，可縮小C r延遲，使使用電阻元件7 a 的高電壓穩定化電路以穩定且高精度動作。 以下’就上述結構的快閃記憶體之製造方法，使用圖2 a 至圖2 D加以説明。 辛圖2 A中’ 1爲半導體基板，4爲閘氧化膜，例如使用氧 化石夕或氮化;?夕。5爲第一閘極材料，例如使用多晶矽或非 晶石夕。在半導體基板1全面上依次形成閘氧化膜4、第一閘 極材料5 °在此第一閘極材料5上形成絕緣體的罩幕材料 1 1 °以此罩幕材料1 1爲罩幕，自行對準地蝕刻第一閘極 5、閘乳化膜4及基板1，如圖2B所示，形成溝渠12。 其次，如圖2 B所示，在全面沉積絕緣膜2 a，以前述罩幕 -9- t § ® ^^¥(CNS) A4^(21〇X297^) 520569 A7 B7 五、發明説明（7 ) " —· - 材料 1 1 爲擋板利用 CMP(Chemical Mechanical Podshiiig) (化學機械研磨）法研磨。藉此，除去絕緣膜2 a到罩幕材料 1 1表面，溝渠1 2爲絕緣膜2 a所埋入。此後，除去罩幕材料 11，如圖2C所示，形成元件分離區域2。如此一來，對於 元件分離區域2自行對準地形成由第一閘極材料5構成的浮 動閘（FG)。 接著’在全面依次沉積第二絕緣膜6、第二閘極材料7。 其次’如圖2 D所示，蚀刻第二閘極材料7及閘氧化膜6的一 部分。如此一來，在胞部利用第二閘極材料7形成作爲控 制閘（C G)妁字元線，同時在周邊電路部利用第二閘極材料 7形成電阻元件7 a。此後，如圖1所示，在全面沉積第二絕 緣膜8，在此第二絕緣膜8形成接觸孔9。此時，在周邊電 路部爲了得到所需電阻値而在電阻元件7 a的預定部分形成 接觸孔9。接著，在第二絕緣膜8全面形成金屬膜，埋入接 觸孔9。此後，蝕刻金屬膜，形成配線1 〇。 根據上述第1實施形態，在胞部和元件分離區域2自行對 準地形成浮動閘F G，所以可使胞小型化。而且，在周邊電 路邵電阻元件7 a在元件分離區域2上透過絕緣膜6由第二間 極材料7所形成。因此，元件分離區域2和絕緣膜6介於電 阻元件7 a和基板1的彼此間，所以可減低電阻元件7 a和基 板1的電容。因此，藉由將此電阻元件7 a例如適用於高電 壓穩定化電路，可產生穩定且高精度的升壓電壓。 又’在第1實施形態，周邊電路部的電阻元件7a由第二 閘極材料7所形成。然而，並不限於此。例如也可以利用 -10-
520569 A7 _______B7 五、發明説明（8 ) , 形成於第二閘極材料7上方的字元線以外的配線形成電阻 元件。此配線由片狀電阻例如1〇〇 Ω以上的多晶矽所形成。 若形成這種結構，則可更加減低電阻元件7 a和基板1的電 容。 圖3 A、3 B顯示本發明的第2實施形態。圖3 a概略顯示快 閃圮憶體周邊電路部的截面圖。此結構和第丨實施形態大 致同樣。 第2實施形態係除了上述第1實施形態的結構之外，還在 位於電阻το件7a下邵的半導體基板1表面形成和主體（bulk) 相同的雜質濃度，而不注入p型或N型雜質。此外，半導體 基板1的導電型例如P型時，將和此反導電型，例如N型的 雜貝注入基板表面。 通系在半導體基板内形成p型或N型井，胞部或周邊電路 形成於此井内。因此，半導體基板i内的雜質濃度如圖3B 以虛線所示，隨著接近表面，即隨著深度χ變淺而增加。 對此，上述第2實施形態藉由以半導體基板丨爲和主體相同 的雜豸/辰度，可如圖3 B以實線所示，將雜質濃度保持於一 足。此外，藉由注入和半導體基板丨反導電型的雜質，可 如圖3B的一點鏈線所示，降低基板丨的表面的雜質濃度。 基板1内的雜質濃度高時，.和電阻元件7a的電容變大，但 如第2實施形態，藉由低地設定基板i内的雜質濃度，可減 低電阻元件7a和基板間的電容。因此，藉由使用電阻元件 的高電壓穩定化電路，可產生高精度且穩定的升壓電壓。 圖4爲顯示本發明第3實施形態之圖。在第2實施形態， -11 - 本紙張尺度適用中國國豕標準(CNS) A4規格(210X297公爱） ---— ---- 520569 A7 B7 五、發明説明（9 ) 半導體基板1例如爲P型，其上的絕緣膜8帶正電時，若半 導體基板1的雜質濃度低，則電子集中在半導體基板1表 面，有時也會反轉化。在此狀態若施加高電壓給電阻元件 7a，則將基板1表面内的反轉化電子集中在電阻元件7a正 下面的基板1内，反轉層内的電壓變動跟隨電阻元件7a的 電壓時間變動。因此，電阻元件7 a和半導體基板1間的電 容變大。 於是，在第3實施形態如圖4所示，在例如P型半導體基 板1内，與電阻元件7 a周圍對應注入例如高濃度的P型雜 質。如此一來，在基板1内形成高濃度區域13。 根據上述第3實施形態，在半導體基板1表面將高濃度區 域13形成於電阻元件7a周圍。藉此，施加高電壓給電阻元 件7a，即使電子產生於半導體基板1表面，亦可防止電子 集中在電阻元件7a下的基板1表面。因此，可防止電阻元 件7 a下的半導體基板1表面反轉化。因此，可抑制電阻元 件7a和半導體基板1的電容增加，藉由使用電阻元件7a的 高電壓穩定化電路，可高精度且穩定產生升壓電壓。 圖5 A概略顯示本發明第4實施形態。第4實施形態如圖 5 A所示，爲了丨咸低電阻元件7 a和基板1的電容，以鄰接於 電阻元件7a的元件區域爲和基板1反導電型的反導電型區 域14。再者，在此反導電型區域14形成接點，和電阻元件 7 a至基板1獨立給與電位。 以下，以半導體基板1爲P型、反導電型區域14爲N型的 情況爲例加以説明，但N型半導體基板的情況亦可使導電 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 520569 A7 B7 五、發明説明（10 ) . 型及電位反轉，同樣進行。 包括於電壓穩定化電路内的電阻元件7 a按照快閃記憶體 的動作，在資料讀出、寫入或擦除之際，爲了穩定供應特 定電位而動作。此時，如圖5 B所示，將某正電位給與電阻 元件7 a，以半導體基板1爲接地電位Vss。此外，同時將某 正電位給與反導電型區域1 4。上述以外的時間將電阻元件 7 a及反導電型區域1 4設定在接地電位Vss。 將正電位給與電阻元件7 a時，在使電阻元件7 a開動的時 間中，在半導體基板1内出現反轉層。當時，電阻元件7a 和半導體基板1間的電容增加。於是，最佳控制施加於反 導電型區域14的正電位，電阻元件7a下的空乏層15和形 成於反導電型區域14周邊的空乏層連接。藉此，可使在電 阻元件7a下的基板1產生的少數載子（carrier)的電子以反導 電型區域1 4吸收。因此，可抑制在電阻元件7 a下的半導體 基板1產生反轉層。即，將對電阻元件7a的電位振動發生 反應的空乏層1 5趕到半導體基板1的更深處（Deep-Depletion)。於是，在半導體基板1表面的空乏層變化變 少。因此，可使半導體基板1和電阻元件7 a間的電容減 根據上述第4實施形態亦可得到和第1至第3實施形態同 樣的效果。 圖6顯示本發明第5實施形態。第5實施形態爲第1實施形 態的變形例。 在上述各實施形態的胞部，爲了增加浮動閘5和控制閘7 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 520569 A7 B7 五、發明説明（11 ) 間的電容，思考下述方法：蚀刻胞部的元件分離區域，比 浮動閘5的高度降低元件分離區域的高度。 然而，根據上述方法，蝕刻元件分離區域之際，周邊電 路部的元件分離區域高度也降低，則電阻元件7 a和基板間 的電容增加。 於是，在第5實施形態如圖6所示，蝕刻胞部的元件分離 區域2’之際，覆蓋形成元件分離區域2的電阻元件7a的區 域。藉此，如圖6所示，可保持周邊電路的元件分離區域2 的面度。 根據弟5實施形悲，可得到和弟1實施形態同樣的效果。 再者，比浮動閘的高度降低胞部的元件分離區域2 ’的高 度。藉此，可增加記憶胞的電容。 又，在第1至第5實施形態，就浮動閘爲一層構造的情況 加以説明。然而，不限於此，也可以以浮動閘爲兩層構 造，用上層閘材料形成電阻元件。 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 520569 益的· 10,-3 C8 D8 第090123780號專利申請案 中文申請專利範圍修正本(91年1〇月） 申請專利範園 1· 一種半導體記憶裝置，其特徵在於··包含 半導體基板； π件分離區域：配設於前述半導體基板内，此元件分 離區域具備厚的元件分離絕緣膜且區劃元件區域；刀 弟一閘極：此第一閘極和前述元件分離區域自行 地配設於前述半導體基板内的前述元件區域上，· 第二閘極：此第二閘極透過絕緣膜配設於前述第一閘 極上；且，前述第二閘極係延伸於前述元件分離絕緣： 上，及， 電1元件：配設於前述元件分離區域上，前述電阻元 件和別述第二閘極起源於相同導電膜者· ^ π ,且，則述電阻 元件係由與前述第二閘極實質相同的材料所構成，並具 有與前述元件分離絕緣膜上之前述第二閉極實質相同的 膜厚。 2·如申請專利範圍第1項之半導體記憶裝置，其中更包本妒 質擴散層：此雜質擴散層在前述半導體基板表面 圍與前述電阻元件對應的位置一般所形成，和前述：： =基板為同導電型，具有比前述半導體基板高的雜質濃 3·如申請專利範圍第i項之半導體記憶裝置，其中前述第一 閘極為非揮發性半導體記憶體的浮動閘極，前 極為控制閘極。 币一間 4·如申請專利範㈣丨項之半導體記憶裝置，其中前述電阻 兀件為配設於記憶胞陣列區域周邊的周邊控制電路:部
    分。 5·如申請專利範圍第2項之半導體記憶裝置，其中前述電阻 疋件為配設於記憶胞陣列區域周邊的周邊控制電路一 分。 6·—種半導體記憶裝置，其特徵在於：包含 半導體基板； 元件分離區域：配設於前述半導體基板内，此元件分 離區域具備厚的元件分離絕緣膜且區劃元件區域； 電阻元件：配設於前述元件分離區域上，此電阻元件 由導電膜構成；及， 向與前述電阻元件對向的位置，前述半導體基板具有 被έ又足成雜質濃度相同或低的雜質分佈者。 7·如申請專利範圍第6項之半導體記憶裝置，其中更包含雜 質擴散層··此雜質擴散層在前述半導體基板表面内如包 圍與前述電阻元件對應的位置一般所形成，和前述半^ 體基板為同導電型，具有比前述半導體基板高的雜質濃 度。 < 8·如申請專利範圍第6項之半導體記憶裝置，其中前迷電阻 元件為配設於1己憶胞陣列區域周邊的周邊控制電路一、 科~部 分。 9·如申請專利範圍第7項之半導體記憶裝置，其中前逃電阻 元件為配設於記憶胞陣列區域周邊的周邊控制電 —、 &一部 分。 10· —種半導體記憶裝置，其特徵在於：包含 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 520569 A B c D 々、申請專利範圍 第一導電型半導體基板； 元件分離區域：配設於前述半導體基板内，此元件分 離區域區劃元件區域； 電阻元件：配設於前述元件分離區域上，此電阻元件 由導電膜構成，及’ 第二導電型之反導電型擴散層：此反導電型擴散層和 前述半導體基板為反導電型，形成於鄰接於配設前述電 阻元件的前述元件分離區域的前述元件區域者。 11. 如申請專利範圍第1 0項之半導體記憶裝置，其中前述半 導體基板為P型時，施加正電壓給前述電阻元件和前述反 導電型擴散層，前述半導體基板為η型時，施加負電壓給 前述電阻元件和前述反導電型擴散層。 12. 如申請專利範圍第1 0項之半導體記憶裝置，其中前述電 阻元件為配設於記憶胞陣列區域周邊的周邊控制電路一 部分。 13. 如申請專利範圍第1 1項之半導體記憶裝置，其中前述電 阻元件為配設於記憶胞陣列區域周邊的周邊控制電路一 部分。 14. 一種半導體記憶裝置之製造方法，其特徵在於：係具有 形成胞電晶體的胞區域和形成形成周邊控制電路一部分 的電阻元件的周邊電路區域之半導體記憶裝置，具備以 下製程： 在前述胞區域及前述周邊電路區域^在半導體基板上 依次形成閘氧化膜和第一閘極； -3 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐） 520569 A8 B8
    間極上的前述胞電晶 在前述胞區域，在形成前述第 體的區域形成罩幕材料； 在前述胞區域及前述周邊 材料為罩幕蝕刻前述第—鬧 數溝渠； 電路區域，藉由以前述罩幕 極及前述閘氧化膜而形成多 在前述胞區域及前述周彳喜+ 邊電路區域，在前述溝渠内形 成元件分離絕緣膜； 除去前述胞區域的前述光罩材料； 在前述胞區域，從前述第一閘極遍及前述元件分離絕 緣膜上形成第一絕緣膜，另一方面在前述周邊電路區 域，在前述元件分離絕緣膜上形成前述第一絕緣膜； 在前述胞區及前述周邊電路區域，在前述第一絕緣膜 上形成第二閘極；及， 在兩述周邊電路區域，藉由蝕刻前述第二閘極及前述 第一絕緣膜而形成前述電阻元件者。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
TW090123780A 2000-09-29 2001-09-26 Semiconductor storage device and the manufacturing method thereof TW520569B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000301308A JP4313941B2 (ja) 2000-09-29 2000-09-29 半導体記憶装置

Publications (1)

Publication Number Publication Date
TW520569B true TW520569B (en) 2003-02-11

Family

ID=18782866

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090123780A TW520569B (en) 2000-09-29 2001-09-26 Semiconductor storage device and the manufacturing method thereof

Country Status (4)

Country Link
US (3) US6667507B2 (zh)
JP (1) JP4313941B2 (zh)
KR (1) KR100412001B1 (zh)
TW (1) TW520569B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713346B2 (en) * 1999-03-01 2004-03-30 Micron Technology, Inc. Methods of forming a line of flash memory cells
US6624022B1 (en) 2000-08-29 2003-09-23 Micron Technology, Inc. Method of forming FLASH memory
US6590255B2 (en) * 2000-09-29 2003-07-08 Kabushiki Kaisha Toshiba Semiconductor memory device having memory cell section and peripheral circuit section and method of manufacturing the same
US7064978B2 (en) * 2002-07-05 2006-06-20 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
JP4030839B2 (ja) * 2002-08-30 2008-01-09 スパンション エルエルシー メモリ集積回路装置の製造方法
US7302590B2 (en) * 2003-01-06 2007-11-27 Microsoft Corporation Systems and methods for providing time-and weight-based flexibly tolerant hardware ID
JP3851914B2 (ja) * 2003-07-09 2006-11-29 株式会社東芝 不揮発性半導体記憶装置
US7060561B2 (en) * 2004-02-25 2006-06-13 United Microelectronics Corp. Method for fabricating memory device
US7344942B2 (en) * 2005-01-26 2008-03-18 Micron Technology, Inc. Isolation regions for semiconductor devices and their formation
JP4113199B2 (ja) 2005-04-05 2008-07-09 株式会社東芝 半導体装置
JP4129009B2 (ja) 2005-05-31 2008-07-30 株式会社東芝 半導体集積回路装置
JP4764160B2 (ja) * 2005-12-21 2011-08-31 株式会社東芝 半導体装置
JP2007311566A (ja) 2006-05-18 2007-11-29 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP2007201494A (ja) * 2007-03-26 2007-08-09 Toshiba Corp 不揮発性半導体記憶装置
KR101374317B1 (ko) 2007-08-23 2014-03-14 삼성전자주식회사 저항 소자를 갖는 반도체 장치 및 그 형성방법
US7910973B2 (en) 2008-03-17 2011-03-22 Kabushiki Kaisha Toshiba Semiconductor storage device
JP4660567B2 (ja) * 2008-03-18 2011-03-30 株式会社東芝 半導体記憶装置
JP2009231445A (ja) * 2008-03-21 2009-10-08 Toshiba Corp 半導体記憶装置
JP2009267107A (ja) * 2008-04-25 2009-11-12 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2010098067A (ja) 2008-10-15 2010-04-30 Toshiba Corp 半導体装置
US8284601B2 (en) * 2009-04-01 2012-10-09 Samsung Electronics Co., Ltd. Semiconductor memory device comprising three-dimensional memory cell array
JP2012043856A (ja) * 2010-08-16 2012-03-01 Toshiba Corp 半導体装置およびその製造方法
TWI400464B (zh) * 2011-02-11 2013-07-01 Etron Technology Inc 具有外部測試電壓的電路
JP2013207123A (ja) 2012-03-29 2013-10-07 Toshiba Corp 半導体装置
JP2015050346A (ja) * 2013-09-02 2015-03-16 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
CN112216689A (zh) * 2019-07-12 2021-01-12 长鑫存储技术有限公司 半导体结构及其制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63160097A (ja) * 1986-12-24 1988-07-02 Toshiba Corp 半導体不揮発性メモリ
KR0183877B1 (ko) * 1996-06-07 1999-03-20 김광호 불휘발성 메모리 장치 및 그 제조방법
JP3602691B2 (ja) 1997-06-27 2004-12-15 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US6342715B1 (en) * 1997-06-27 2002-01-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP3586072B2 (ja) * 1997-07-10 2004-11-10 株式会社東芝 不揮発性半導体記憶装置
JP3547955B2 (ja) * 1997-10-16 2004-07-28 株式会社ルネサステクノロジ 半導体装置
JP3742230B2 (ja) 1998-08-28 2006-02-01 株式会社東芝 電流発生回路
KR100275741B1 (ko) * 1998-08-31 2000-12-15 윤종용 비휘발성 기억소자의 제조방법
US6717233B1 (en) * 1999-02-01 2004-04-06 Bae Systems Information And Electronic Systems Integration, Inc. Method for fabricating resistors within semiconductor integrated circuit devices
US6228713B1 (en) * 1999-06-28 2001-05-08 Chartered Semiconductor Manufacturing Ltd. Self-aligned floating gate for memory application using shallow trench isolation
US6590255B2 (en) 2000-09-29 2003-07-08 Kabushiki Kaisha Toshiba Semiconductor memory device having memory cell section and peripheral circuit section and method of manufacturing the same
JP4008651B2 (ja) 2000-10-31 2007-11-14 株式会社東芝 半導体装置とその製造方法

Also Published As

Publication number Publication date
KR20020025814A (ko) 2002-04-04
US20020038884A1 (en) 2002-04-04
US7361951B2 (en) 2008-04-22
US20040081002A1 (en) 2004-04-29
JP2002110825A (ja) 2002-04-12
US20060033151A1 (en) 2006-02-16
JP4313941B2 (ja) 2009-08-12
KR100412001B1 (ko) 2003-12-24
US6977409B2 (en) 2005-12-20
US6667507B2 (en) 2003-12-23

Similar Documents

Publication Publication Date Title
TW520569B (en) Semiconductor storage device and the manufacturing method thereof
KR100801078B1 (ko) 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법
CN103296027B (zh) 采用n沟道和p沟道mos晶体管的模拟浮动栅极存储器制造工艺
JP3710082B2 (ja) メモリ・トランジスタを作成する方法
TW200406921A (en) Plasma damage protection circuit for a semiconductor device
JP2005223340A (ja) 自己整列スプリットゲート型の不揮発性半導体メモリ素子、及びその製造方法
JPH11260942A (ja) 不揮発性半導体記憶装置およびその製造方法ならびに半導体集積回路装置
US7544993B2 (en) Semiconductor storage device and portable electronic equipment
JP3124996B2 (ja) 集積回路中に２種の異なるしきい電圧を有するトランジスタを形成する方法
TW578301B (en) Nonvolatile semiconductor memory and method of operating the same
US6445029B1 (en) NVRAM array device with enhanced write and erase
US7203118B2 (en) Semiconductor storage device and mobile electronic device
JP2004342927A (ja) 半導体記憶装置及び携帯電子機器
US4613883A (en) Dynamic semiconductor memory cell and method for its manufacture
TWI528503B (zh) 記憶元件與其製作方法
JPH06105786B2 (ja) 不揮発性メモリ−
JPH11238810A (ja) 相異なる厚さのゲート酸化膜形成方法
US20070194378A1 (en) Eeprom memory cell for high temperatures
JP4854375B2 (ja) 半導体記憶装置及びその製造方法、並びに携帯電子機器
JP4856043B2 (ja) 半導体記憶装置の動作方法
JP2003347434A (ja) メモリ膜構造、メモリ素子、半導体装置および電子機器
JP2004342852A (ja) 半導体記憶装置及びその製造方法、半導体装置、携帯電子機器、並びにｉｃカード
TW200536111A (en) Non-volatile memory and its operational method
JPH04179273A (ja) 不揮発性半導体メモリ
TW507372B (en) Manufacturing method of stacked gate flash memory

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees