JP2002110825A5 - - Google Patents

Claims (12)

1. 半導体基板と、
   前記半導体基板内に設けられ、素子領域を区画する素子分離絶縁膜と、
   前記半導体基板内の前記素子領域上に前記素子分離絶縁膜と自己整合的に設けられた第１ゲート電極と、
   前記第１ゲート電極上に第１絶縁膜を介して設けられた第１部分と、前記素子分離絶縁膜上に延在し且つ前記第１部分と異なる膜厚を有する第２部分と、を有する第２ゲート電極と、
   前記素子分離絶縁膜上に設けられ、前記第２ゲート電極と実質的に同じ材料により構成され、前記第２ゲート電極の前記第２部分と実質的に同じ膜厚を有し、前記素子領域上まで延在しない抵抗素子と、
   を具備することを特徴とする半導体記憶装置。
2. 半導体基板内に形成され、素子領域を区画する素子分離絶縁膜と、
   この素子分離絶縁膜上に形成された導電膜からなる抵抗素子とを具備し、
   前記抵抗素子下の前記半導体基板の不純物濃度は、バルクと同等かあるいはバルクの不純物濃度以下であることを特徴とする半導体記憶装置。
3. 前記半導体基板は、前記抵抗素子下部周辺を囲む領域の表面に前記半導体基板と同導電型で前記半導体基板よりも高濃度の不純物領域を有することを特徴とする請求項１または２に記載の前記半導体記憶装置。
4. 前記第１部分の上面と、前記第２部分の上面と、前記抵抗素子の上面と、は実質的に同じ高さに位置することを特徴とする請求項１に記載の半導体記憶装置。
5. 前記抵抗素子は、前記素子分離絶縁膜上に、前記第１絶縁膜と同じ材料から構成される第２絶縁膜を介して設けられることを特徴とする請求項１に記載の半導体記憶装置。
6. 前記第２ゲート電極の前記第２部分と、前記抵抗素子と、は前記素子分離絶縁膜上で分断されていることを特徴とする請求項１に記載の半導体記憶装置。
7. 第１導電型の半導体基板内に形成され、素子領域を区画する素子分離絶縁膜と、
   前記素子分離絶縁膜上に形成された導電膜からなる抵抗素子と、
   前記抵抗素子が形成されている前記素子分離絶縁膜に隣接する前記素子領域に形成された前記半導体基板と逆導電型の第２導電型の不純物領域とを具備し、
   読み出し、書き込みあるいは消去時に、前記抵抗素子と前記第２導電型の不純物領域とに同極性の電圧を印加する
   ことを特徴とする半導体記憶装置。
8. 前記半導体基板がｐ型のとき、前記抵抗素子と前記第２導電型の不純物領域とに正の電圧を印加し、前記半導体基板がｎ型のとき、前記抵抗素子と前記第２導電型の不純物領域とに負の電圧を印加することを特徴とする請求項７に記載の半導体記憶装置。
9. 半導体基板と、
   前記半導体基板内に設けられ、素子領域を区画する第１素子分離絶縁膜と、
   前記半導体基板内に設けられ、素子領域を区画し、前記第１素子分離絶縁膜の上面より高い部分を有する第２素子分離絶縁膜と、
   前記半導体基板内の前記素子領域上に第１素子分離絶縁膜と自己整合的に設けられ、前記第１素子分離絶縁膜の上面より高い上面を有する第１ゲート電極と、
   前記第１ゲート電極上に第１絶縁膜を介して設けられた第１部分と、前記第１素子分離絶縁膜上に延在し且つ前記第１部分と異なる厚さを有する第２部分と、を有する第２ゲート電極と、
   前記第２素子分離絶縁膜上に設けられ、前記第２ゲート電極と同じ材料から構成され、前記素子領域上に延在しない抵抗素子と、
   を具備することを特徴とする半導体記憶装置。
10. 前記抵抗素子は、前記第２素子分離絶縁膜上に、前記第１絶縁膜と同じ材料膜から構成される第２絶縁膜を介して設けられることを特徴とする請求項９に記載の半導体記憶装置。
11. 前記第２ゲート電極の前記第２部分と、前記抵抗素子と、は前記第２素子分離絶縁膜上で分断されていることを特徴とする請求項９に記載の半導体記憶装置。
12. 前記第２素子分離絶縁膜の一部は、前記第１素子分離絶縁膜と同じ高さを有することを特徴とする請求項９に記載の半導体記憶装置。