JPWO2021033075A5 - - Google Patents

Claims (6)

1. 第１トランジスタと、第２トランジスタと、容量素子と、を有し、
   前記第１トランジスタの第１ゲートと、前記第２トランジスタのソース又はドレインの一方と、前記容量素子の一方の電極と、が電気的に接続されたメモリセルであって、
   前記第１トランジスタのチャネル形成領域を有する第１酸化物半導体と、
   前記第１酸化物半導体の上方に位置し、前記第１トランジスタの第１ゲートとして機能する領域を有する第１導電体と、
   前記第１導電体の上方に位置し、前記第２トランジスタのチャネル形成領域を有する第２酸化物半導体と、
   前記第２酸化物半導体の上方に位置し、前記第２トランジスタの第１ゲートとして機能する領域を有する第２導電体と、
   前記第２酸化物半導体の上方に位置し、前記容量素子の他方の電極として機能する領域を有する第３導電体と、を有し、
   前記第１導電体は、前記第２酸化物半導体と重なる領域を有し、
   前記第２導電体は、前記第１酸化物半導体と重なる領域を有する、メモリセル。
2. 第１トランジスタと、第２トランジスタと、容量素子と、を有し、
   前記第１トランジスタの第１ゲートと、前記第２トランジスタのソース又はドレインの一方と、前記容量素子の一方の電極と、が電気的に接続されたメモリセルであって、
   前記第１トランジスタのチャネル形成領域を有する第１酸化物半導体と、
   前記第１酸化物半導体の上方に位置し、前記第１トランジスタの第１ゲートとして機能する領域を有する第１導電体と、
   前記第１導電体の上方に位置し、前記第２トランジスタのチャネル形成領域を有する第２酸化物半導体と、
   前記第２酸化物半導体の上方に位置し、前記第２トランジスタの第１ゲートとして機能する領域を有する第２導電体と、
   前記第２酸化物半導体の上方に位置し、前記容量素子の他方の電極として機能する領域を有する第３導電体と、
   前記第１導電体の上面と接する領域を有する第１絶縁体と、
   前記第１絶縁体の上面と接する領域を有し、且つ前記第２トランジスタの第２ゲートとして機能する領域を有する第４導電体と、
   前記第１導電体の上面と接する領域と、前記第１絶縁体の上面と接する領域を有し、且つ前記第４導電体と同じ材料を有する第５導電体と、
   前記第４導電体の上面と接する領域と、前記第５導電体の上面と接する領域を有し、且つ前記第２酸化物半導体の下方に位置する領域を有する第２絶縁体と、を有し、
   前記第１導電体は、前記第２酸化物半導体と重なる領域を有し、
   前記第２導電体は、前記第１酸化物半導体と重なる領域を有し、
   前記第２トランジスタのソース又はドレインの一方は、前記第５導電体を介して前記第１トランジスタの第１ゲートと電気的に接続される、メモリセル。
3. 第１トランジスタと、第２トランジスタと、容量素子と、を有し、
   前記第１トランジスタの第１ゲートと、前記第２トランジスタのソース又はドレインの一方と、前記容量素子の一方の電極と、が電気的に接続されたメモリセルであって、
   前記第１トランジスタのチャネル形成領域を有する第１酸化物半導体と、
   前記第１酸化物半導体の上方に位置し、前記第１トランジスタの第１ゲートとして機能する領域を有する第１導電体と、
   前記第１導電体の上方に位置し、前記第２トランジスタのチャネル形成領域を有する第２酸化物半導体と、
   前記第２酸化物半導体の上方に位置し、前記第２トランジスタの第１ゲートとして機能する領域を有する第２導電体と、
   前記第２酸化物半導体の上方に位置し、前記容量素子の他方の電極として機能する領域を有する第３導電体と、
   前記第１導電体の上面と接する領域を有する第１絶縁体と、
   前記第１絶縁体の上面と接する領域を有し、且つ前記第２トランジスタの第２ゲートとして機能する領域を有する第４導電体と、
   前記第１導電体の上面と接する領域と、前記第１絶縁体の上面と接する領域を有し、且つ前記第４導電体と同じ材料を有する第５導電体と、
   前記第４導電体の上面と接する領域と、前記第５導電体の上面と接する領域を有し、且つ前記第２酸化物半導体の下方に位置する領域を有する第２絶縁体と、
   前記第１酸化物半導体の下方に位置し、且つ前記第１トランジスタの第２ゲートとして機能する領域を有する第６導電体と、を有し、
   前記第１導電体は、前記第２酸化物半導体と重なる領域を有し、
   前記第２導電体は、前記第１酸化物半導体と重なる領域を有し、
   前記第２トランジスタのソース又はドレインの一方は、前記第５導電体を介して前記第１トランジスタの第１ゲートと電気的に接続され、
   前記第４導電体と、前記第６導電体とは電気的に接続される、メモリセル。
4. 請求項１において、
   前記第１トランジスタは、前記第１酸化物半導体の下方に第２ゲートを有し、
   前記第２トランジスタは、前記第２酸化物半導体の下方に第２ゲートを有し、
   前記第１トランジスタの第２ゲートと、前記第２トランジスタの第２ゲートとは、電気的に接続される、メモリセル。
5. 請求項１乃至請求項４のいずれか一項において、
   前記第１トランジスタのチャネル長は、前記第２トランジスタのチャネル長よりも長いメモリセル。
6. 請求項１乃至請求項５のいずれか一項に記載の前記メモリセルを複数備え、
   複数の前記メモリセルはｍ行ｎ列（ｍおよびｎは２以上の整数。）のマトリクス状に配置された、記憶装置。