JP2013191271A - 半導体装置 - Google Patents
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Abstract
【解決手段】ビット線と、選択線と、選択トランジスタと、m(mは2以上の自然数)本
の書き込みワード線と、m本の読み出しワード線と、ソース線と、第1乃至mのメモリセ
ルと、を有する半導体装置において、メモリセルは、第1のトランジスタ、容量素子に蓄
積された電荷を保持する第2のトランジスタを含み、第2のトランジスタは酸化物半導体
層で形成されるチャネルを有する。上記構成の半導体装置の駆動方法において、メモリセ
ルに書き込みを行う場合、第1のトランジスタを導通させて第1のソース端子または第1
のドレイン端子を固定電位とし、容量素子に安定した電位の書き込みを行う。
【選択図】図1
Description
。
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにおいてはオフ状態でのソースとドレイン間のリーク電流(オフ電流)等によっ
て、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データ
の保持期間が短い。このため、所定の周期で再度の書き込み動作(リフレッシュ動作)が
必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなる
と記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別
の記憶装置が必要となる。
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではない
という問題もある。
良及び読み出し不良が発生すると、記憶装置としての信頼性が低下する。
できる半導体装置の駆動方法を提供することを目的の一とする。
スタにリーク電流(オフ電流)が小さいトランジスタを用いることで、書き込んだデータ
を長時間記憶することができ、且つ、書き込み回数にも制限が無い、新たな構造の半導体
装置を提供することを目的の一とする。
とが電気的に接続する第1のトランジスタと、第1のトランジスタのゲート端子と電極の
一方とが電気的に接続する容量素子と、容量素子の電極の一方と第2のトランジスタのソ
ース端子が電気的に接続し、且つ酸化物半導体層で形成された第2のトランジスタと、を
含むメモリセルと、選択トランジスタのドレイン端子と、第2のトランジスタのドレイン
端子と電気的に接続するビット線と、選択トランジスタのゲート端子と電気的に接続する
選択線と、第2のトランジスタのゲート端子と電気的に接続する書き込みワード線と、容
量素子の電極の他方と電気的に接続する読み出しワード線と、第1のトランジスタのソー
ス端子と電気的に接続するソース線とを有し、第2のトランジスタのチャネルは酸化物半
導体層で形成され、第2のトランジスタをオン状態としてビット線の電位に対する電荷を
第1のトランジスタのゲート端子及び容量素子の電極の一方に蓄積し、且つ保持するメモ
リセルへの書き込み時は、第1のトランジスタをオンとし、且つ選択トランジスタをオフ
とすることを特徴とする半導体装置の駆動方法である。
端子とが電気的に接続する第1のトランジスタと、第1のトランジスタのゲート端子と電
極の一方とが電気的に接続する容量素子と、容量素子の電極の一方と第2のトランジスタ
のソース端子が電気的に接続し、且つ酸化物半導体層で形成された第2のトランジスタと
、を含むメモリセルと、選択トランジスタのドレイン端子と、第2のトランジスタのドレ
イン端子と電気的に接続するビット線と、選択トランジスタのゲート端子と電気的に接続
する選択線と、第2のトランジスタのゲート端子と電気的に接続する書き込みワード線と
、容量素子の電極の他方と電気的に接続する読み出しワード線と、第1のトランジスタの
ソース端子と電気的に接続するソース線とを有し、第2のトランジスタのチャネルは酸化
物半導体層で形成され、第2のトランジスタをオン状態としてビット線の電位に対する電
荷を第1のトランジスタのゲート端子及び容量素子の電極の一方に蓄積し、且つ保持する
メモリセルへの書き込み時は、第1のトランジスタのソース端子またはドレイン端子の電
位を固定電位とし、且つ選択トランジスタをオフとすることを特徴とする半導体装置の駆
動方法である。
端子とが電気的に接続する第1のトランジスタと、第1のトランジスタのゲート端子と電
極の一方とが電気的に接続する容量素子と、容量素子の電極の一方と第2のトランジスタ
のソース端子が電気的に接続し、且つ酸化物半導体層で形成された第2のトランジスタと
、を含むメモリセルと、選択トランジスタのドレイン端子と、第2のトランジスタのドレ
イン端子と電気的に接続するビット線と、選択トランジスタのゲート端子と電気的に接続
する選択線と、第2のトランジスタのゲート端子と電気的に接続する書き込みワード線と
、容量素子の電極の他方と電気的に接続する読み出しワード線と、第1のトランジスタの
ソース端子と電気的に接続するソース線とを有し、第2のトランジスタのチャネルは酸化
物半導体層で形成され、第2のトランジスタをオン状態としてビット線の電位に対する電
荷を第1のトランジスタのゲート端子及び容量素子の電極の一方に蓄積し、且つ保持する
メモリセルへの書き込み時は、ソース線の電位を第1のトランジスタのしきい値と第1の
トランジスタのゲート端子の電位との差より低くすることを特徴とする半導体装置の駆動
方法である。
トランジスタのソース端子は第1のメモリセルの第1のドレイン端子と電気的に接続され
、第k(kは2以上(m−1)以下の自然数)のメモリセルの第1のドレイン端子は、第
(k−1)のメモリセルの第1のソース端子と電気的に接続され、第kのメモリセルの第
1のソース端子は、第(k+1)のメモリセルの第1のドレイン端子と電気的に接続され
、第mのメモリセルの第1のソース端子はソース線と電気的に接続されていることを特徴
とする半導体装置の駆動方法である。
をそれぞれ第1のソース端子、第1のドレイン端子、第1のゲート端子とし、第2のトラ
ンジスタのソース端子、ドレイン端子、ゲート端子をそれぞれ第2のソース端子、第2の
ドレイン端子、第2のゲート端子とする。
を与えて選択トランジスタをオフとし、ソース線に電位を与えて第1のトランジスタをオ
ンとした後、ビット線に電位を与え、書き込みワード線に電位を与えて第2のトランジス
タをオンとすることで、ビット線の電位に対する電荷を第1のゲート端子及び容量素子の
電極の一方に蓄積することができ、書き込みワード線に電位を与えて第2のトランジスタ
をオフとし、ソース線に電位を与えて第1のトランジスタをオフとすることで、ビット線
の電位に対する電荷を第1のゲート端子及び容量素子の電極の一方に保持することができ
ることを特徴とする半導体装置の駆動方法である。
位を与え、書き込みワード線に電位を与えて第2のトランジスタをオンとした後、選択線
に電位を与えて選択トランジスタをオフとし、ソース線に電位を与えて第1のトランジス
タをオンとすることで、ビット線の電位に対する電荷を第1のゲート端子及び容量素子の
電極の一方に蓄積することができ、書き込みワード線に電位を与えて第2のトランジスタ
をオフとし、ソース線に電位を与えて第1のトランジスタをオフとすることで、ビット線
の電位に対する電荷を第1のゲート端子及び容量素子の電極の一方に保持することができ
ることを特徴とする半導体装置の駆動方法である。
電荷を第1のゲート端子及び容量素子の電極の一方に蓄積し、保持することである。ビッ
ト線の電位に対する電荷の保持は、第2のトランジスタをオフ状態とすることで可能とな
る。しかし、書き込みを行う際に、第1のトランジスタがオフ状態であると、蓄積した電
荷量が小さくなり、記憶素子には書き込みたい電位に対する電荷量より小さい電荷量が保
持され、書き込み不良が発生するおそれがある。そのため、書き込みを行う際に第1のト
ランジスタをオン状態とし、第1のソース端子またはドレイン端子をソース線の固定電位
とする。
セルを直列に接続することができる。
する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、
例えば、炭化シリコンをはじめとするワイドギャップ材料(より具体的には、例えば、エ
ネルギーギャップEgが3eVより大きい半導体材料)などを適用しても良い。
下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表
現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
もまた同様である。
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
たはドレイン端子をソース線の固定電位とすることで、蓄積した電荷量の減少を抑えるこ
とができる。記憶素子に、蓄積した電荷量を減少させることなく保持することができるた
め、書き込み不良を低減することができ、半導体装置の信頼性の向上が実現できる。
憶素子を構成するトランジスタがオフ状態でも書き込まれた電荷が流出、または流入する
。これにより、書き込まれた電位の保持期間が短くなる。酸化物半導体を用いたトランジ
スタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内
容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リ
フレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減す
ることができる。また、電力の供給がない場合(ただし、電位は固定されていることが望
ましい)であっても、長期にわたって記憶内容を保持することが可能である。
、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲ
ートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないた
め、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、従来の不揮発性メモリ
で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに
、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な
動作も容易に実現しうる。
などの半導体基板)を用いたトランジスタは、十分な高速動作が可能であるため、これを
、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動
作(例えば、情報の読み出し動作)の高速性を十分に確保することができる。また、酸化
物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路(論理
回路、駆動回路など)を好適に実現することが可能である。
動作が可能なトランジスタ)と、酸化物半導体を用いたトランジスタ(より広義には、十
分にオフ電流が小さいトランジスタ)とを一体に備えることで、これまでにない特徴を有
する半導体装置を実現することができる。
たトランジスタと、酸化物半導体を用いたトランジスタと、を組み合わせた半導体装置を
用いることで実現が可能となる。該半導体装置のメモリセルに書き込みを行う際に、酸化
物半導体以外の材料を用いた第1のトランジスタを導通させて第1のトランジスタのソー
ス端子またはドレイン端子の電位を固定電位とする。そうすることで、メモリセルの容量
素子に安定した電位の書き込みを行うことができる。また、オフ電流が極めて小さい酸化
物半導体を用いた第2のトランジスタを用いることで、長期にわたり安定した電荷を保持
することが可能となる。そのため、半導体装置としての信頼性の向上が実現できる。
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以
下に示す実施の形態の記載内容に限定して解釈されるものではない。
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
同を避けるために付すものであり、数的に限定するものではないことを付記する。
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及び動作について
、図1を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジ
スタであることを示すためにOSの符号を付す場合がある。
はじめに、基本的な回路構成及びその動作について、図1を参照して説明する。図1に示
す回路図において、選択トランジスタ180のソース電極またはドレイン電極の一方(例
えば、ドレイン電極)と、トランジスタ162のソース電極またはドレイン電極の一方(
例えば、ドレイン電極)と、ビット線BLと、は電気的に接続されており、選択トランジ
スタ180のソース電極またはドレイン電極の他方(例えば、ソース電極)とトランジス
タ160のソース電極またはドレイン電極の一方(例えば、ドレイン電極)とは電気的に
接続され、選択トランジスタ180のゲート電極は選択線SGと電気的に接続されている
。また、トランジスタ160のソース電極またはドレイン電極の他方(例えば、ソース電
極)とソース線SLとは電気的に接続され、トランジスタ162のソース電極またはドレ
イン電極の他方(例えばソース電極)と、トランジスタ160のゲート電極と、容量素子
164の電極の一方と、は電気的に接続されている。また、トランジスタ162のゲート
電極と書き込みワード線WWLとは電気的に接続され、容量素子164の電極の他方と読
み出しワード線RWLとは電気的に接続されている。
物半導体層にチャネルが形成されるトランジスタ)が適用される。酸化物半導体材料を用
いたトランジスタはオフ電流が極めて小さいという特徴を有している。このため、トラン
ジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて
長時間にわたって保持することが可能である。
く、特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単
結晶シリコンを用いたトランジスタ(単結晶シリコン基板や単結晶シリコン層にチャネル
が形成されるトランジスタ)など、スイッチング速度の高いトランジスタをトランジスタ
160として適用するのが好適である。
たって保持可能という特徴を生かすことで、次のように、情報の書き込み、読み出しが可
能である。
オフ状態となる電位にして選択トランジスタ180をオフ状態とし、ソース線SLの電位
をトランジスタ160がオン状態となる電位にしてトランジスタ160をオン状態とする
。これにより、ソース線SLの電位は、ビット線BL及びトランジスタ162のソース電
極またはドレイン電極の一方には与えられず、トランジスタ160のソース電極及びドレ
イン電極にのみ与えられ、トランジスタ160のソース電極またはドレイン電極の電位は
ソース線SLの固定電位とすることができる。
した後、書き込みワード線WWLの電位をトランジスタ162がオン状態となる電位にし
てトランジスタ162をオン状態とすることで、ビット線BLの電位がトランジスタ16
0のゲート電極及び容量素子164の電極の一方に与えられる。すなわち、トランジスタ
160のゲート電極には所定の電荷が与えられる。ここでは、トランジスタ160のゲー
ト電極には異なる二つの電位に対応する電荷(以下、低電位を与える電荷を電荷QL、高
電位を与える電荷を電荷QHという)のいずれかが選択的に与えられるものとする。ここ
で、QLとQHの一方をデータ”1”に対応させ、他方をデータ”0”に対応させること
によって、メモリセルに1ビットの情報を書き込むことができる。なお、トランジスタ1
60のゲート電極に与える電荷を異なる三つまたはそれ以上の電位に対応する電荷のうち
から選択することによって、1メモリセルあたり多値(複数ビット)の情報を書き込み、
半導体装置の記憶容量を向上させても良い。
ることにより、トランジスタ160のゲート電極及び容量素子164の電極の一方に与え
られた電荷が保持される。
極またはドレイン電極はソース線SLの固定電位としている。そのため、電荷を保持する
際の書き込みワード線WWLの電位の低下に影響されることなく、トランジスタ160の
ゲート電極及び容量素子164の電極の一方に与えられた電位の低下を抑えることが可能
である。
電荷は長時間にわたって保持される。
状態で、読み出しワード線RWLに適切な電位(読み出し電位)を与えると、トランジス
タ160のゲート電極に保持された電荷量に応じて、トランジスタ160のソース電極ま
たはドレイン電極の抵抗は異なる。一般に、トランジスタ160をnチャネル型とすると
、トランジスタ160のゲート電極にQHが与えられている場合のトランジスタ160の
見かけのしきい値VthHは、トランジスタ160のゲート電極にQLが与えられている
場合のトランジスタ160の見かけのしきい値VthLより低くなるためである。ここで
、見かけのしきい値とは、トランジスタ160をオン状態とするために必要な読み出しワ
ード線RWLの電位とする。したがって、読み出しワード線RWLの電位をVthHとV
thLの中間の電位V0とすることにより、情報の書き込み時にトランジスタ160のゲ
ート電極に与えられた電荷を判別できる。例えば、書き込みにおいてトランジスタ160
のゲート電極にQHが与えられた場合には、読み出しワード線RWLの電位がV0(>V
thH)となれば、トランジスタ160はオン状態となる。一方、書き込みにおいてトラ
ンジスタ160のゲート電極にQLが与えられた場合には、読み出しワード線RWLの電
位がV0(<VthL)となっても、トランジスタ160はオフ状態のままである。この
ため、トランジスタ160の抵抗状態を検出することで、保持されている情報を読み出す
ことができる。
みを読み出すことが必要になる。
ND型)の場合に、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を
読み出さない場合は次のようにする。読み出しの対象ではないメモリセルの読み出しワー
ド線RWLに対して、書き込み時にゲート電極に与えられた電荷にかかわらずトランジス
タ160がオン状態となるような電位、つまりVthLより大きい電位を与えればよい。
線と電気的に接続されている構成(NOR型)の場合に、所定のメモリセルの情報を読み
出し、それ以外のメモリセルの情報を読み出さない場合は次のようにする。読み出しの対
象ではないメモリセルの読み出しワード線RWLに対して、書き込み時にゲート電極に与
えられた電荷にかかわらずトランジスタ160がオフ状態となるような電位、つまりVt
hHより低い電位を与えればよい。
行われる。選択線SGの電位を選択トランジスタ180がオフ状態となる電位にして選択
トランジスタ180をオフ状態とし、ソース線SLの電位をトランジスタ160がオン状
態となる電位にしてトランジスタ160をオン状態とする。これにより、ソース線SLの
電位は、ビット線BL及びトランジスタ162のソース電極またはドレイン電極の一方に
は与えられず、トランジスタ160のソース電極及びドレイン電極にのみ与えられ、トラ
ンジスタ160のソース電極またはドレイン電極の電位はソース線SLの固定電位とする
ことができる。
した後、書き込みワード線WWLの電位をトランジスタ162がオン状態となる電位にし
てトランジスタ162をオン状態とすることで、ビット線BLの電位(新たな情報に対応
する電位)がトランジスタ160のゲート電極及び容量素子164の電極の一方に与えら
れる。
ることにより、トランジスタ160のゲート電極及び容量素子164の電極の一方に新た
な情報に対応する電荷が保持される。
に与えられた電位の低下が懸念される。書き込みワード線WWLの電位の低下に伴い、ト
ランジスタ160のゲート電極及び容量素子164の電極の一方に与えられた電位が低下
するおそれがある。しかし、トランジスタ160がオン状態であり、トランジスタ160
のソース電極またはドレイン電極はソース線SLの固定電位としているため、トランジス
タ160のゲート電極及び容量素子164の電極の一方に与えられた電位の低下を抑える
ことが可能である。
してから新たな情報を書き込む必要がなく、再度の情報の書き込みによって直接情報を書
き換えることが可能である。このため消去動作に起因する動作速度の低下を抑制すること
ができる。つまり半導体装置の高速動作が実現される。
ト電極及び容量素子164の電極の一方へ蓄積及び保持する際に、トランジスタ160を
オン状態としてトランジスタ160のソース電極またはドレイン電極をソース線SLの固
定電位とする。これにより、書き込みたい電位(ビット線BLの電位)をトランジスタ1
60のゲート電極及び容量素子164の電極の一方へ与えることができる。そのため、複
数のメモリセルを有した半導体装置でも、書き込みたい電位を安定してトランジスタ16
0のゲート電極及び容量素子164の電極の一方へ与えることができるため、半導体装置
の信頼性の向上が実現できる。
イン電極の他方及び容量素子164の電極の一方と電気的に接続されることにより、不揮
発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティング
ゲートと同等の作用を奏する。以下において、トランジスタ160のゲート電極とトラン
ジスタ162のソース電極またはドレイン電極の他方及び容量素子164の電極の一方と
が電気的に接続される部位をノードFGと呼ぶ場合がある。トランジスタ162がオフ状
態の場合、ノードFGは絶縁体中に埋設されたフローティングゲートと捉えることができ
、ノードFGには電荷が保持される。酸化物半導体材料を用いたトランジスタ162のオ
フ電流は、シリコンにチャネルが形成されるトランジスタの10万分の1以下であるため
、トランジスタ162のリークによるノードFGに蓄積された電荷の消失を無視すること
が可能である。つまり、酸化物半導体材料を用いたトランジスタ162により、電力の供
給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
アンペア)は1×10−21A)以下であり、容量素子164の容量値が10fF程度で
ある場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間
が、トランジスタ特性や容量素子の容量値によって変動することはいうまでもない。
型トランジスタにおいて指摘されているゲート絶縁層(トンネル絶縁層)の劣化という問
題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入す
る際のゲート絶縁層の劣化という問題を解消できる。これは、原理的な書き込み回数の制
限が存在しないことを意味するものである。また、従来のフローティングゲート型トラン
ジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
次に、図1に示す回路を応用した回路構成及び動作について図2及び図3を参照して説明
する。
個(列)分有するNAND型の半導体装置の回路図の一例である。なお実際には縦m個(
行)×横n個(列)のセルを複数有する構成とすることができる。図2において、同様の
機能を有する配線が複数ある場合には、配線の名称の末尾に1、2等を付すことで区別し
ている。
m本の読み出しワード線RWL(RWL1乃至RWLm)と、n本のビット線BL(BL
1乃至BLn)と、メモリセル190が縦m個(行)×横n個(列)のマトリクス状に配
置されたメモリセルアレイと、ソース線SLと、選択線SGと、n個の選択トランジスタ
180と、を有する。
セル190との間に配置され、選択線SGと選択トランジスタ180のゲート電極が電気
的に接続されている。
ドレイン電極の一方と電気的に接続され、且つ選択トランジスタ180を介して、第1行
目のメモリセル190のトランジスタ160のソース電極またはドレイン電極の一方と電
気的に接続される。また、ソース線SLは、第m行目のメモリセル190のトランジスタ
160のソース電極またはドレイン電極の他方と電気的に接続されている。
0のソース電極またはドレイン電極の一方は、第(k−1)行目のメモリセル190の容
量素子164の電極の一方、トランジスタ162のゲート電極、及びトランジスタ160
のソース電極またはドレイン電極の他方と電気的に接続され、第k行目のメモリセル19
0のトランジスタ160のソース電極またはドレイン電極の他方は、第(k+1)行目の
メモリセル190の容量素子164の電極の一方、トランジスタ162のゲート電極、及
びトランジスタ160のソース電極またはドレイン電極の一方と電気的に接続されている
。
のメモリセル190のトランジスタ162のゲート電極と電気的に接続されている。第j
行目の読み出しワード線RWLjは、第j行目のメモリセル190の容量素子164の電
極の他方と電気的に接続されている。
ル190のトランジスタ162が列方向に直列に電気的に接続され、且つ、各メモリセル
190のトランジスタ160が列方向に直列に電気的に接続されているので、第1行目の
メモリセル190のみが他のメモリセル190を介することなくビット線BLと電気的に
接続され、第m行目のメモリセル190のみが他のメモリセル190を介することなくソ
ース線SLと電気的に接続される。他の行のメモリセル190は同じ列の他のメモリセル
190を介してビット線BL及びソース線SLと電気的に接続される。
に示す構成に加えて、第k行目のメモリセル190のトランジスタ162のソース電極ま
たはドレイン電極の一方が電気的に接続されることになる。第k行目のメモリセルにおい
ても、第(k−1)行目のメモリセルにおいても、酸化物半導体材料を用いたトランジス
タ162はオフ電流が極めて小さい。そのため、図2に示す半導体装置のメモリセル19
0においても、図1に示す半導体装置と同様に、トランジスタ162をオフ状態にするこ
とでノードFGの電位を極めて長時間にわたって保持することが可能である。
電気的に接続することによって、各メモリセル190間でトランジスタ162のソース電
極及びドレイン電極を互いに接するようにすることができる。または、共有することがで
きる。これにより、メモリセル190一つあたりにはトランジスタ162のソース電極ま
たはドレイン電極の一方のみが含まれることになる。
90においてトランジスタ162のソース電極及びドレイン電極を個別に設ける場合は、
トランジスタ162のソース電極またはドレイン電極の一方を、開口部を設けて、ビット
線BLなどの配線に接続する必要がある。つまり、メモリセル190一つあたりにはトラ
ンジスタ162のソース電極及びドレイン電極の両方と、配線と接続するための開口部と
が含まれることになる。
続することによって、メモリセル190の占有面積を低減することができる。例えば、最
小加工寸法をFとして、メモリセル190の占有面積を6F2〜12F2とすることが可
能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加さ
せることができる。
ているが、必ずしも直列に電気的に接続する必要はない。例えば、並列に電気的に接続し
てもよい。
ジスタを設けても良い。
。図2に示す構成において、mが2、nが1の場合の構成を例として、情報の書き込み、
読み出しの動作の説明を図3のタイミングチャートを参照して行う。また、ここでは、第
2行第1列のメモリセルにデータ”1”を書き込み、第1行第1列のメモリセルにデータ
”0”を書き込み、第2行第1列のメモリセルのデータ”1”を読み出し、第1行第1列
のメモリセルのデータ”0”を読み出す場合を例示する。タイミングチャート中のBL、
SL等の名称は、タイミングチャートに示す電位が与えられる配線を示している。
ノードFGに保持される情報をデータ”1”とし、ノードFGにGND(0V)を与えて
ノードFGに保持される情報をデータ”0”とする場合について説明する。なお、メモリ
セル190にデータ”1”を書き込む場合とデータ”0”を書き込む場合は、ビット線B
Lの電位に違いがあるが、基本的な書き込み動作は同じである。
。まず、選択線SGの電位を選択トランジスタ180をオフ状態とする電位(V5)とし
てから、ソース線SLの電位をV2として第1行目及び第2行目のメモリセル190のト
ランジスタ160をオン状態とする。これにより、第1行目及び第2行目のメモリセル1
90のトランジスタ160のソース電極またはドレイン電極は、ソース線SLの固定電位
となる。電位V2は、ノードFGの電位V1と、トランジスタ160のしきい値となる電
位と、の差より低い電位とする。
線WWL2の電位をV3(V3>V1とする)とし、第1行目及び第2行目のメモリセル
190のトランジスタ162をオン状態とする。このとき、読み出しワード線RWL1及
び読み出しワード線RWL2はGND(0V)に固定する。こうして、第1行目及び第2
行目のメモリセル190のノードFGにV1を与え、電荷が蓄積される。
メモリセル190のノードFGに蓄積された電荷は保持される。書き込みワード線WWL
2の電位をGND(0V)とすると、第2行目のメモリセル190のトランジスタ162
はオフ状態となり、ノードFGの電位はV1となる。このように、第2行第1列のメモリ
セル190の書き込みは終了する。
する。まず、ビット線BLの電位をV1とし、書き込みワード線WWL1及び書き込みワ
ード線WWL2の電位をV3(V3>V1とする)とし、第1行目及び第2行目のメモリ
セル190のトランジスタ162をオン状態とする。このとき、読み出しワード線RWL
1及び読み出しワード線RWL2はGND(0V)に固定する。こうして、第1行目及び
第2行目のメモリセル190のノードFGにV1を与え、電荷が蓄積される。
ソース線SLの電位をV2として第1行目及び第2行目のメモリセル190のトランジス
タ160をオン状態とする。これにより、第1行目及び第2行目のメモリセル190のト
ランジスタ160のソース電極またはドレイン電極はソース線SLの固定電位となる。電
位V2は、ノードFGの電位V1と、トランジスタ160のしきい値となる電位と、の差
より低い電位とする。
メモリセル190のノードFGに蓄積された電荷は保持される。書き込みワード線WWL
2の電位をGND(0V)とすると、第2行目のメモリセル190のトランジスタ162
はオフ状態となり、ノードFGの電位はV1となる。このように、第2行第1列のメモリ
セル190の書き込みは終了する。
。選択線SGの電位をV5とし、選択トランジスタ180をオフ状態としてから、ソース
線SLの電位をV2として第1行目及び第2行目のメモリセル190のトランジスタ16
0をオン状態とする。これにより、第1行目及び第2行目のメモリセル190のトランジ
スタ160のソース電極またはドレイン電極はソース線SLの固定電位となる。電位V2
は、GND(0V)と、トランジスタ160のしきい値となる電位と、の差より低い電位
とする。
V3(V3>V1とする)とし、書き込みワード線WWL2の電位をGND(0V)とし
て、第1行目のメモリセル190のトランジスタ162のみをオン状態とする。第2行目
のメモリセル190のトランジスタ162をオフ状態とすることで、第2行目のメモリセ
ル190のノードFGには情報(データ”1”)が保持されたままとなる。読み出しワー
ド線RWL1及び読み出しワード線RWL2はGND(0V)に固定する。こうして、第
1行目のメモリセル190のノードFGにGND(0V)を与え、電荷が蓄積される。
メモリセル190のノードFGに蓄積された電荷は保持される。書き込みワード線WWL
1の電位をGND(0V)とすると、第1行目のメモリセル190のトランジスタ162
はオフ状態となり、ノードFGの電位は0Vとなる。このように、第1行第1列のメモリ
セル190の書き込みは終了する。
する。ビット線BLの電位をGND(0V)とし、書き込みワード線WWL1の電位をV
3(V3>V1とする)とし、書き込みワード線WWL2の電位をGND(0V)として
、第1行目のメモリセル190のトランジスタ162のみをオン状態とする。第2行目の
メモリセル190のトランジスタ162をオフ状態とすることで、第2行目のメモリセル
190のノードFGには情報(データ”1”)が保持されたままとなる。読み出しワード
線RWL1及び読み出しワード線RWL2はGND(0V)に固定する。こうして、第1
行目のメモリセル190のノードFGにGND(0V)を与え、電荷が蓄積される。
ソース線SLの電位をV2として第1行目及び第2行目のメモリセル190のトランジス
タ160をオン状態とする。これにより、第1行目及び第2行目のメモリセル190のト
ランジスタ160のソース電極またはドレイン電極はソース線SLの固定電位となる。電
位V2は、GND(0V)と、トランジスタ160のしきい値となる電位と、の差より低
い電位とする。
メモリセル190のノードFGに蓄積された電荷は保持される。書き込みワード線WWL
1の電位をGND(0V)とすると、第1行目のメモリセル190のトランジスタ162
はオフ状態となり、ノードFGの電位は0Vとなる。このように、第1行第1列のメモリ
セル190の書き込みは終了する。
ができる。
ソース電極またはドレイン電極をソース線SLの固定電位とする。これにより、ノードF
Gに与えられた電位は、電荷を保持する際の書き込みワード線WWLの電位の低下の影響
を受けることがなく、ノードFGに与えられた電位は低下しない。そのため、書き込みた
い電位(ビット線BLの電位)をノードFGに与えることが可能となり、安定した電位の
書き込みができる。
に接続している場合を説明している。そのため、第2行目のメモリセル190を書き込ん
だ後に第1行目のメモリセル190を書き込む必要がある。ただし、第1行目のメモリセ
ル190と第2行目のメモリセル190とが直列に電気的に接続されていない場合、例え
ば、並列に電気的に接続されている場合は、第2行目のメモリセル190から書き込む必
要はなく、第1行目のメモリセル190から書き込んでもよい。
ジスタが適用される。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さい
。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート
電極の電位を極めて長時間にわたって保持することが可能である。
によって行われる。ここでは、第1行目及び第2行目のメモリセル190のトランジスタ
160が全てオン状態の場合はビット線BLの電位が低電位となり、一つでもオフ状態の
場合はビット線BLの電位が高電位となる。ただし、一例であり、必ずしも読み出し時に
ビット線BLの電位を変化させなくてもよい。
出す場合を例に説明する。選択線SGの電位を選択トランジスタ180をオン状態とする
電位(V4)とし、第2行目のメモリセル190の容量素子164に電気的に接続されて
いる読み出しワード線RWL2及び書き込みワード線WWL2の電位をGND(0V)と
し、第1行目のメモリセル190(読み出し対象ではないメモリセル190)に電気的に
接続されている読み出しワード線RWL1の電位をV0とし、書き込みワード線WWL1
の電位をGND(0V)とする。電位V0は、図1を用いて説明したように、読み出しの
対象ではないメモリセルの読み出しワード線RWLに対して、読み出し時にゲート電極に
与えられた電荷にかかわらずトランジスタ160がオン状態となるような電位とすればよ
い。
合、第2行目のメモリセル190に接続される読み出しワード線RWL2の電位をGND
(0V)とすることで、トランジスタ160はオン状態となる。
ータ”0”が書き込まれている場合のいずれにおいても、第1行目のメモリセル190の
トランジスタ160はオン状態となる。
ン状態となり、ビット線BLの電位が低電位となる。これにより書き込まれたデータ”1
”を読み出すことができる。
す場合を例に説明する。第1行目のメモリセル190から情報を読み出す場合は、選択線
SGの電位をV4として選択トランジスタ180をオン状態とし、読み出しワード線RW
L1及び書き込みワード線WWL1の電位をGND(0V)とし、また、第2行目のメモ
リセル190(読み出し対象ではないメモリセル190)に電気的に接続されている読み
出しワード線RWL2の電位をV0とし、書き込みワード線WWL2の電位をGND(0
V)とする。
合、第1行目のメモリセル190に接続される読み出しワード線RWL1の電位をGND
(0V)とすることで、トランジスタ160はオフ状態となる。第1行目のメモリセル1
90のトランジスタ160がオフ状態となることで、ビット線BLの電位が高電位となる
。これにより書き込まれたデータ”0”を読み出すことができる。
ができる。
90の読み出しを行ったが、読み出しを行う順序は特に限定はなく、第1行目のメモリセ
ル190から読み出しを行ってもよい。
の書き込み及び読み出し動作を説明したが、m個のメモリセルが直列に電気的に接続され
ている回路構成においても同様の動作により、書き込み及び読み出しを行うことが可能で
ある。以下にm個のメモリセルが直列に電気的に接続されている回路構成の書き込み及び
読み出し動作について説明する。なお、m個のメモリセルが直列に電気的に接続されてい
る回路構成において、タイミングチャートは図示しないこととする。
190にデータ”1”(またはデータ”0”)を書き込む場合の一例を以下に示す。選択
トランジスタ180をオフ状態とし、第1行目乃至第m行目のメモリセル190のトラン
ジスタ160をオン状態とする。これにより、第1行目乃至第m行目のメモリセル190
のトランジスタ160のソース電極またはドレイン電極はソース線SLの固定電位となる
。そして、第1行目乃至第k行目のメモリセル190のトランジスタ162のソース電極
またはドレイン電極にビット線BLの電位V1(または0V)を与え、書き込みワード線
WWL1乃至書き込みワード線WWLkに電位を与えて第1行目乃至第k行目のメモリセ
ル190のトランジスタ162をオン状態とし、第k行目のメモリセル190へ電荷を蓄
積する。その後、第k行目の書き込みワード線WWLkの電位を低下させて第k行目のメ
モリセル190のトランジスタ162をオフ状態とすることで、第k行目のメモリセル1
90のノードFGに電荷を保持することができる。第1行目乃至第(k−1)行目のメモ
リセル190にもデータ”1”(またはデータ”0”)を書き込む場合は、第k行目のメ
モリセル190のノードFGに電荷を保持した後、第(k−1)行目の書き込みワード線
WWL(k−1)から第1行目の書き込みワード線WWL1へ順次電位を低下させて、第
(k−1)行目のメモリセル190のトランジスタ162から第1行目のメモリセル19
0のトランジスタ162を順次オフ状態とする。こうすることで、第(k−1)行目のメ
モリセル190のノードFGから第1行目のメモリセル190のノードFGへ順次電荷を
保持し、第1行目乃至第(k−1)行目のメモリセル190にもデータ”1”(またはデ
ータ”0”)を書き込むことが可能となる。なお、第k行目のメモリセル190に書き込
みを行った後に第1行目乃至第(k−1)行目のメモリセル190にも書き込みを行う例
を示したが、第1行目乃至第(k−1)行目のメモリセル190に書き込みを行う必要は
なく、第k行目のみに書き込みを行ってもよい。
リセル190にデータ”1”(またはデータ”0”)を書き込む場合の別の一例を以下に
示す。第1行目乃至第k行目のメモリセル190のトランジスタ162のソース電極また
はドレイン電極にビット線BLの電位V1(または0V)を与え、第1行目乃至第k行目
のメモリセル190のトランジスタ162に書き込みワード線WWL1乃至書き込みワー
ド線WWLkの電位を与えて第1行目乃至第k行目のメモリセル190のトランジスタ1
62をオン状態とし、第k行目のメモリセル190へ電荷を蓄積する。そして、選択トラ
ンジスタ180をオフ状態とし、第1行目乃至第m行目のメモリセル190のトランジス
タ160をオン状態とする。これにより、第1行目乃至第m行目のメモリセル190のト
ランジスタ160のソース電極またはドレイン電極はソース線SLの固定電位となる。そ
の後、第k行目の書き込みワード線WWLkの電位を低下させて第k行目のメモリセル1
90のトランジスタ162をオフ状態とすることで、第k行目のメモリセル190のノー
ドFGに電荷を保持することができる。第1行目乃至第(k−1)行目のメモリセル19
0にもデータ”1”(またはデータ”0”)を書き込む場合は、第k行目のメモリセル1
90のノードFGに電荷を保持した後、第(k−1)行目の書き込みワード線WWL(k
−1)から第1行目の書き込みワード線WWL1へ順次電位を低下させて、第(k−1)
行目のメモリセル190のトランジスタ162から第1行目のメモリセル190のトラン
ジスタ162へ順次オフ状態とする。こうすることで、第(k−1)行目のメモリセル1
90のノードFGから第1行目のメモリセル190のノードFGへ順次電荷を保持し、第
1行目乃至第(k−1)行目のメモリセル190にもデータ”1”(またはデータ”0”
)を書き込むことが可能となる。なお、第k行目のメモリセル190に書き込みを行った
後に第1行目乃至第(k−1)行目のメモリセル190にも書き込みを行う例を示したが
、第1行目乃至第(k−1)行目のメモリセル190に書き込みを行う必要はなく、第k
行目のみに書き込みを行ってもよい。
目乃至第k行目のメモリセル190に書き込みを行うことができる。
ソース電極またはドレイン電極をソース線SLの固定電位とする。これにより、ノードF
Gに与えられた電位は、電荷を保持する際の書き込みワード線WWLの電位の低下の影響
を受けることがなく、ノードFGに与えられた電位の低下を抑えることができる。そのた
め、書き込みたい電位(ビット線BLの電位)をノードFGに与えることが可能となり、
安定した電位の書き込みができる。
を説明している。そのため、ビット線から遠いメモリセル190からビット線から近いメ
モリセル190へ順次書き込む必要がある。ただし、第1行目乃至第m行目のメモリセル
190が直列に電気的に接続されていない場合、例えば、並列に電気的に接続されている
場合は、ビット線から遠いメモリセル190から書き込む必要はなく、特に限定はされな
い。
ジスタが適用される。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さい
。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート
電極の電位を極めて長時間にわたって保持することが可能である。
リセル190を読み出す場合の例を以下に示す。選択トランジスタ180をオン状態とし
、第1行目の書き込みワード線WWL1乃至第m行目の書き込みワード線WWLmの電位
をGND(0V)とし、第k行目の読み出しワード線RWLkを除く第1行目の読み出し
ワード線RWL1乃至第m行目の読み出しワード線RWLmの電位をV0とする。第k行
目のメモリセル190(読み出し対象メモリセル190)の読み出しワード線RWLkの
電位のみをGND(0V)とすることで、第k行目のメモリセル190の読み出しを行う
ことができる。第k行目のメモリセル190にデータ”1”が書き込まれている場合はビ
ット線BLの電位が低電位となり、データ ”0”が書き込まれている場合はビット線の
電位が高電位となる。
し対象のメモリセル190の読み出しを行うことができる。
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及び動作について
、図4を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジ
スタであることを示すためにOSの符号を付す場合がある。
ロックとし、縦r(rは1以上の自然数)個×横n個のブロック700を有するNAND
型の半導体装置の回路構成の一例である。図4中のブロック700の構成は図2と同様で
ある。ただし、縦に電気的に接続されたr個の各ブロック700の選択トランジスタ18
0のソース電極またはドレイン電極の一方は、同じビット線BLと電気的に接続されてい
る。
基本的に図2と同様であるため、詳細な説明は省略する。
量化が実現できる。
とで、半導体装置の高容量化は可能である。しかし、直列に電気的に接続されるメモリセ
ル190を増加することで、ビット線BLから遠ければ遠いメモリセル190ほど、メモ
リセル190に書き込まれる電位は低下する。そのため、書き込みたい電位(ビット線B
Lの電位)とビット線BLから遠くに電気的に接続されたメモリセル190に書き込まれ
る電位とに、差が生じてしまう。これにより、ビット線BLから近くに電気的に接続され
たメモリセル190に書き込まれる電位と、ビット線BLから遠くに電気的に接続された
メモリセル190に書き込まれる電位と、に差が生じ、各メモリセル190のノードFG
の電位にばらつきが生じてしまう。
各ブロック700にビット線BLの電位を与える。こうすることで、書き込みたい電位(
ビット線BLの電位)と、メモリセル190に書き込まれる電位と、の差を低減すること
ができ、各メモリセルに書き込まれる電位のばらつきを低減することが可能となる。
トランジスタが適用される。酸化物半導体材料を用いたトランジスタはオフ電流が極めて
小さい。このため、トランジスタ162をオフ状態とすることで、トランジスタ160の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。
込みを行う場合は、第tのブロック700のソース線SLtの電位を、第tのブロック7
00内の第1行目乃至第m行目のメモリセル190のトランジスタ160がオン状態とな
る電位とすればよい。書き込み対象である第tのブロック700を除く、第1のブロック
700のソース線SL1乃至第rのブロック700のソース線SLrは、電位を与える必
要がない。つまり、書き込み対象のブロック700のソース線SLにのみ電位を与えれば
よく、書き込み対象でないブロック700のソース線SLには電位を与える必要がない。
このため、全てのソース線SLに電位を与える必要がなく、電力の低減を図ることができ
る。
において、第1行目乃至第m行目のメモリセル190のトランジスタ160のソース電極
またはドレイン電極をソース線SLの固定電位とする。これにより、ノードFGに与えら
れた電位は、電荷を保持する際の書き込みワード線WWLの電位の低下の影響を受けるこ
とがなく、ノードFGに与えられた電位は低下しない。そのため、書き込みたい電位(ビ
ット線BLの電位)をノードFGに与えることが可能となり、安定した電位の書き込みが
できる。
本実施の形態では、開示する発明の一態様に係る半導体装置の構成及びその作製方法につ
いて図5乃至図12を参照して説明する。具体的には、記憶装置に搭載可能なメモリセル
の構成及びその作製方法について説明する。
図5は、半導体装置の構成の一例である。図5(A)には、半導体装置の断面を、図5(
B)には、半導体装置の平面をそれぞれ示す。図5(A)は、図5(B)のA1−A2及
びB1−B2における断面に相当する。図5(A)及び図5(B)に示す半導体装置は、
下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を
用いたトランジスタ162を有する。第1の半導体材料と第2の半導体材料とは異なる材
料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料と
し、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材
料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、
またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に
、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、
高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により
長時間の電荷保持を可能とする。図5に示す半導体装置は、メモリセルとして用いること
ができる。図5中のトランジスタ160、トランジスタ162、容量素子164は、図1
、図2、及び図4におけるトランジスタ160、トランジスタ162、容量素子164に
相当する。
電流を十分に低減することが可能な半導体材料を図1、図2、及び図4に示したトランジ
スタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など
、半導体装置の具体的な構成をここで示すものに限定する必要はない。
ネル形成領域134と、チャネル形成領域134を挟むように設けられた不純物領域13
2(ソース領域及びドレイン領域とも記す)と、チャネル形成領域134上に設けられた
ゲート絶縁層122aと、ゲート絶縁層122a上にチャネル形成領域134と重畳する
ように設けられたゲート電極128aと、を有する。なお、図において、明示的にはソー
ス電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトラン
ジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、
ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つ
まり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、ド
レイン電極との記載にはドレイン領域が含まれうる。
8bが接続されている。ここで、導電層128bは、トランジスタ160のソース電極や
ドレイン電極としても機能する。また、不純物領域132と不純物領域126との間には
、不純物領域130が設けられている。また、トランジスタ160を覆うように絶縁層1
36、絶縁層138、及び絶縁層140が設けられている。なお、高集積化を実現するた
めには、図5に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成と
することが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電
極128aの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物
領域132を設けても良い。
144と、酸化物半導体層144と電気的に接続されているソース電極(またはドレイン
電極)142a、及びドレイン電極(またはソース電極)142bと、酸化物半導体層1
44、ソース電極142a及びドレイン電極142bを覆うゲート絶縁層146と、ゲー
ト絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148
aと、を有する。
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3
以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017a
toms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次
イオン質量分析法(SIMS:Secondary Ion Mass Spectro
metry)で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ま
しくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満と
なる。例えば、室温(25℃)でのオフ電流(ここでは、単位チャネル幅(1μm)あた
りの値)は100zA(1zA(ゼプトアンペア)は1×10−21A)以下、望ましく
は10zA以下となる。このように、i型化(真性化)または実質的にi型化された酸化
物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることが
できる。
びアルカリ土類金属の不純物が十分に除去されることにより、高純度化されたものである
ことが望ましい。具体的には、例えば、酸化物半導体層144のナトリウム濃度は5×1
016cm−3以下、好ましくは1×1016cm−3以下、さらに好ましくは1×10
15cm−3以下とし、リチウム濃度は5×1015cm−3以下、好ましくは1×10
15cm−3以下とし、カリウム濃度は5×1015cm−3以下、好ましくは1×10
15cm−3以下とする。上述した酸化物半導体層144中のナトリウム濃度、リチウム
濃度、及びカリウム濃度においても、二次イオン質量分析法(SIMS:Seconda
ry Ion Mass Spectrometry)で測定されるものである。
であり、少ないほうがよい。特にアルカリ金属のうち、ナトリウムは酸化物半導体層に接
する絶縁膜が酸化物であった場合、その中に拡散し、ナトリウムイオン(Na+)となる
。また、酸化物半導体層内において、金属と酸素の結合を分断し、あるいは結合中に割り
込む。その結果、トランジスタ特性の劣化(例えば、ノーマリオン化(しきい値の負への
シフト)、移動度の低下等)をもたらす。加えて、特性のばらつきの原因ともなる。この
ような問題は、特に酸化物半導体層中の水素の濃度が十分に低い場合において顕著となる
。したがって、酸化物半導体層中の水素の濃度が5×1019cm−3以下、特に5×1
018cm−3以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求
められる。
るために、島状に加工された酸化物半導体層144を用いているが、島状に加工されてい
ない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエ
ッチングによる酸化物半導体層144の汚染を防止できる。
層148b、とで構成される。すなわち、ドレイン電極142bは、容量素子164の一
方の電極として機能し、導電層148bは、容量素子164の他方の電極として機能する
ことになる。このような構成とすることにより、十分な容量を確保することができる。ま
た、酸化物半導体層144とゲート絶縁層146とを積層させる場合には、ドレイン電極
142bと、導電層148bとの絶縁性を十分に確保することができる。さらに、容量が
不要の場合は、容量素子164を設けない構成とすることもできる。
なくとも一部が重畳するように設けられている。このような平面レイアウトを採用するこ
とにより、高集積化を図ることができる。例えば、最小加工寸法をFとして、メモリセル
の占める面積を15F2〜25F2とすることが可能である。
て、ゲート絶縁層146及び絶縁層150に形成された開口には、配線154が設けられ
ている。配線154は、メモリセルの一と他のメモリセルとを接続する配線である。配線
154は、ソース電極142aと、導電層128bとを介して、不純物領域126に接続
されている。これにより、トランジスタ160におけるソース領域またはドレイン領域と
、トランジスタ162におけるソース電極142aと、をそれぞれ異なる配線に接続する
場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させ
ることができる。
続する位置と、ソース電極142aと配線154との接続する位置を、重畳して設けるこ
とができる。このような平面レイアウトを採用することにより、コンタクト領域に起因す
る素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることが
できる。
次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図6を
参照して説明する。
00としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いる
ことができる。また、半導体基板として、太陽電池級シリコン(SOG−Si:Sola
r Grade Silicon)基板などを用いても良い。また、多結晶半導体基板を
用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶
シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
ス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板
、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウ
ムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
半導体基板400に対して、塩酸過酸化水素水混合溶液(HPM)、硫酸過酸化水素水混
合溶液(SPM)、アンモニア過酸化水素水混合溶液(APM)、希フッ酸(DHF)等
を用いて洗浄を行うのが好ましい。
いる(図6(B)参照)。なお、ここでは、ボンド基板として単結晶のものを用いるが、
ボンド基板の結晶性を単結晶に限る必要はない。
板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用い
ることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いるこ
ともできる。市販のシリコン基板としては、直径5インチ(125mm)、直径6インチ
(150mm)、直径8インチ(200mm)、直径12インチ(300mm)、直径1
6インチ(400mm)サイズの円形のものが代表的である。なお、単結晶半導体基板4
10の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結
晶半導体基板410は、CZ(チョクラルスキー)法やFZ(フローティングゾーン)法
を用いて作製することができる。
汚染物除去の観点から、酸化膜412の形成前に、塩酸過酸化水素水混合溶液(HPM)
、硫酸過酸化水素水混合溶液(SPM)、アンモニア過酸化水素水混合溶液(APM)、
希フッ酸(DHF)、FPM(フッ酸、過酸化水素水、純水の混合液)等を用いて単結晶
半導体基板410の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐
出して洗浄してもよい。
させて形成することができる。上記酸化膜412の作製方法としては、熱酸化法、CVD
法、スパッタリング法などがある。また、CVD法を用いて酸化膜412を形成する場合
、良好な貼り合わせを実現するためには、テトラエトキシシラン(略称;TEOS:化学
式Si(OC2H5)4)等の有機シランを用いて酸化シリコン膜を形成することが好ま
しい。
(ここでは、SiOx膜)を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加
して行うことが好ましい。
理を行うことにより、塩素酸化された酸化膜412を形成することができる。この場合、
酸化膜412は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不
純物である重金属(例えば、Fe、Cr、Ni、Mo等)を捕集して金属の塩化物を形成
し、これを外方に除去して単結晶半導体基板410の汚染を低減させることができる。
はフッ素原子を含有させてもよい。単結晶半導体基板410表面をフッ素酸化する方法と
しては、HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、NF3を
酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
晶半導体基板410の所定の深さに結晶構造が損傷した脆化領域414を形成する(図6
(D)参照)。
荷、イオンの入射角などによって調節することができる。また、脆化領域414は、イオ
ンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さ
で、単結晶半導体基板410から分離される単結晶半導体層の厚さを調節することができ
る。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50n
m以上200nm以下程度となるように平均侵入深さを調節すれば良い。
きる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成さ
れた全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プ
ラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、
イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種
を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオ
ンについては、H3 +の比率を高くすると良い。具体的には、H+、H2 +、H3 +の総
量に対してH3 +の割合が50%以上(より好ましくは80%以上)となるようにする。
H3 +の割合を高めることで、イオン照射の効率を向上させることができる。
また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例え
ば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる
工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体
層の表面荒れを抑えることが可能である。
に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜412を介してイオンの照
射を行うことによって、これら重金属による単結晶半導体基板410の汚染を防ぐことが
できる。
て密着させる。これにより、半導体基板400と、単結晶半導体基板410とが貼り合わ
される(図6(E)参照)。なお、単結晶半導体基板410と貼り合わせる半導体基板4
00の表面に酸化膜または窒化膜を成膜してもよい。
001N/cm2以上100N/cm2以下、例えば、1N/cm2以上20N/cm2
以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると
、密着させた部分において半導体基板400と酸化膜412の接合が生じ、当該部分を始
点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素
結合が作用しており、常温で行うことができる。
に係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導
体基板410と半導体基板400との界面での接合強度を向上させることができる。
合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いて
も良いし、異なるドライ処理どうしを組み合わせて用いても良い。
処理の温度は、脆化領域414における分離が生じない温度(例えば、室温以上400℃
未満)とする。また、この温度範囲で加熱しながら、半導体基板400と酸化膜412と
を接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA(瞬間
熱アニール、Rapid Thermal Anneal)装置、マイクロ波加熱装置な
どを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の
一態様がこれに限定して解釈されるものではない。
半導体基板400上に、酸化膜412を介して単結晶半導体層416を形成する(図6(
F)参照)。
際の温度が低いほど、単結晶半導体層416の表面荒れを抑制できるためである。具体的
には、例えば、上記分離の際の熱処理温度は、300℃以上600℃以下とすればよく、
400℃以上500℃以下とすると、より効果的である。
0℃以上の温度で熱処理を行い、単結晶半導体層416中に残存する水素の濃度を低減さ
せてもよい。
を向上させ、かつ欠陥を低減させた単結晶半導体層418を形成する(図6(G)参照)
。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
ーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単
結晶半導体層416の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層
416表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、
単結晶半導体層416表面の平坦性を向上させてからレーザー光の照射処理を行ってもよ
い。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいず
れを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した
後、単結晶半導体層416の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体
層416の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方
を用いればよい。
できる(図6(G)参照)。
次に、上記のSOI基板を用いた半導体装置の作製方法について、図7乃至図10を参照
して説明する。
はじめに下部のトランジスタ160の作製方法について、図7及び図8を参照して説明す
る。なお、図7及び図8は、図6に示す方法で作成したSOI基板の一部であって、図5
(A)に示す下部のトランジスタに相当する断面工程図である。
参照)。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために
、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体層
に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素として
は、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純
物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
122は、後にゲート絶縁層となるものである。絶縁層122は、例えば、半導体層12
0表面の熱処理(熱酸化処理や熱窒化処理など)によって形成することができる。熱処理
に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He
、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうち
いずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法
等を用いて絶縁層を形成しても良い。当該絶縁層122は、酸化シリコン、酸化窒化シリ
コン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリ
ウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加された
ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニ
ウムアルミネート(HfAlxOy(x>0、y>0))等を含む単層構造または積層構
造とすることが望ましい。また、絶縁層122の厚さは、例えば、1nm以上100nm
以下、好ましくは10nm以上50nm以下とすることができる。ここでは、プラズマC
VD法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。
層120に添加して、不純物領域126を形成する(図7(C)参照)。なお、ここでは
、不純物元素を添加した後、マスク124は除去する。
域の一部を除去することにより、ゲート絶縁層122aを形成する(図7(D)参照)。
絶縁層122の除去方法として、ウェットエッチングまたはドライエッチングなどのエッ
チング処理を用いることができる。
形成するための導電層を形成し、当該導電層を加工して、ゲート電極128a及び導電層
128bを形成する(図7(E)参照)。
タン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結
晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も
特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜
方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチング
によって行うことができる。
物元素を半導体層に添加して、チャネル形成領域134、不純物領域132、及び不純物
領域130を形成する(図8(A)参照)。例えば、n型トランジスタを形成するために
は、リン(P)やヒ素(As)などの不純物元素を添加すればよく、p型トランジスタを
形成するためには、硼素(B)やアルミニウム(Al)などの不純物元素を添加すればよ
い。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元
素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純
物領域126、不純物領域132、不純物領域130の順に高くなる。
層136、絶縁層138及び絶縁層140を形成する(図8(B)参照)。
酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形
成することができる。特に、絶縁層136、絶縁層138、絶縁層140に誘電率の低い
(low−k)材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低
減することが可能になるため好ましい。なお、絶縁層136、絶縁層138、絶縁層14
0には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、
密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに
低減することが可能である。また、絶縁層136や絶縁層138、絶縁層140は、ポリ
イミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態で
は、絶縁層136として酸化窒化シリコン、絶縁層138として窒化酸化シリコン、絶縁
層140として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層1
36、絶縁層138及び絶縁層140の積層構造としているが、開示する発明の一態様は
これに限定されない。1層または2層としても良いし、4層以上の積層構造としても良い
。
を行うことにより、絶縁層138及び絶縁層140を平坦化する(図8(C)参照)。こ
こでは、絶縁層138が一部露出されるまで、CMP処理を行う。絶縁層138に窒化酸
化シリコンを用い、絶縁層140に酸化シリコンを用いた場合、絶縁層138はエッチン
グストッパとして機能する。
ゲート電極128a及び導電層128bの上面を露出させる(図8(D)参照)。ここで
は、ゲート電極128a及び導電層128bが一部露出されるまで、エッチング処理を行
う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエ
ッチングを用いてもよい。ゲート電極128a及び導電層128bの一部を露出させる工
程において、後に形成されるトランジスタ162の特性を向上させるために、絶縁層13
6、絶縁層138、絶縁層140の表面は可能な限り平坦にしておくことが好ましい。
)。
程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる
多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
次に、上部のトランジスタ162の作製方法について、図9及び図10を参照して説明す
る。
0などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層
144を形成する(図9(A)参照)。なお、酸化物半導体層を形成する前に、絶縁層1
36、絶縁層138、絶縁層140の上に、下地として機能する絶縁層を設けても良い。
当該絶縁層は、スパッタリング法をはじめとするPVD法やプラズマCVD法などのCV
D法などを用いて形成することができる。
−O系の材料や、三元系金属酸化物であるIn−Ga−Zn−O系の材料、In−Sn−
Zn−O系の材料、In−Al−Zn−O系の材料、Sn−Ga−Zn−O系の材料、A
l−Ga−Zn−O系の材料、Sn−Al−Zn−O系の材料や、二元系金属酸化物であ
るIn−Zn−O系の材料、Sn−Zn−O系の材料、Al−Zn−O系の材料、Zn−
Mg−O系の材料、Sn−Mg−O系の材料、In−Mg−O系の材料、In−Ga−O
系の材料や、In−O系の材料、Sn−O系の材料、Zn−O系の材料などを用いること
ができる。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In−Ga
−Zn−O系の材料とは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)を有す
る酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以
外の元素を含んでいてもよい。
用いた薄膜とすることができる。ここで、Mは、Ga、Al、Mn及びCoから選ばれた
一または複数の金属元素を示す。例えば、Mとして、Ga、Ga及びAl、Ga及びMn
、またはGa及びCoなどを用いることができる。
導体層を厚くしすぎると(例えば、膜厚を50nm以上)、トランジスタがノーマリーオ
ンとなってしまう恐れがあるためである。
製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
いたスパッタリング法により形成する。
3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることが
できる。なお、ターゲットの材料及び組成を上述に限定する必要はない。例えば、In2
O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比の酸化物ターゲットを用
いることもできる。
ーゲットの組成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算する
とIn2O3:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1
(モル数比に換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはI
n:Zn=15:1〜1.5:1(モル数比に換算するとIn2O3:ZnO=15:2
〜3:4)とする。例えば、In−Zn−O系酸化物半導体の形成に用いるターゲットは
、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
トの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、
または20:45:35などとなる酸化物ターゲットを用いる。
%以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物
半導体層を緻密な膜とすることができるためである。
スと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基
、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に
除去された高純度ガスを用いた雰囲気とすることが望ましい。
00℃以下、好ましくは300℃を超えて500℃以下、より好ましくは350℃以上4
50℃以下となるように加熱する。
分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を
成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、
イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが
望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであっても
よい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素
化物などの不純物(より好ましくは炭素原子を含む化合物も)などが除去されているため
、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物など
の不純物の濃度を低減することができる。
む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板
を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温とな
るため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込ま
れにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を
行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純
物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減するこ
とができる。
直流(DC)電源を0.5kW、基板温度を400℃、成膜雰囲気を酸素(酸素流量比率
100%)雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質
(パーティクル、ごみともいう)が軽減でき、膜厚分布も均一となるため好ましい。
プラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉
状物質(パーティクル、ごみともいう)を除去することが好ましい。逆スパッタとは、基
板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である
。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォト
リソグラフィなどの方法を用いて形成することができる。または、インクジェット法など
の方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライ
エッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いても
よい。
理を行うことによって、酸化物半導体層144中に含まれる水素原子を含む物質をさらに
除去し、酸化物半導体層144の構造を整え、エネルギーギャップ中の欠陥準位を低減す
ることができる。熱処理の温度は、不活性ガス雰囲気下、250℃以上700℃以下、好
ましくは450℃以上600℃以下、または基板の歪み点未満とする。不活性ガス雰囲気
としては、窒素、または希ガス(ヘリウム、ネオン、アルゴン等)を主成分とする雰囲気
であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装
置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9
999%)以上、好ましくは7N(99.99999%)以上(すなわち、不純物濃度が
1ppm以下、好ましくは0.1ppm以下)とする。
450℃、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触
れさせず、水や水素の混入が生じないようにする。
い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することが
できる。
水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導
体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可
能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても
良い。
形成される配線を含む)を形成するための導電層を形成し、当該導電層を加工して、ソー
ス電極142a、ドレイン電極142bを形成する(図9(B)参照)。
しては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから
選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マ
グネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこ
れらを複数組み合わせた材料を用いてもよい。
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極142a及びドレイン電極142bへの加工が容易であるというメリットが
ある。
ては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、イン
ジウムスズ酸化物(In2O3―SnO2、ITOと略記する場合がある)、インジウム
亜鉛酸化物(In2O3―ZnO)、または、これらの金属酸化物材料にシリコン若しく
は酸化シリコンを含有させたものを用いることができる。
が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、3
0°以上60°以下であることが好ましい。ソース電極142a、ドレイン電極142b
の端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶
縁層146の被覆性を向上し、段切れを防止することができる。
2bの下端部の間隔によって決定される。なお、チャネル長(L)が25nm未満のトラ
ンジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm〜数10nmと
波長の短い超紫外線(Extreme Ultraviolet)を用いるのが望ましい
。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトラ
ンジスタのチャネル長(L)を、10nm以上1000nm(1μm)以下とすることも
可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体
装置の消費電力を低減することも可能である。
の一部と接するように、ゲート絶縁層146を形成する(図9(C)参照)。
また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリ
ウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウ
ムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリ
ケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムアルミネー
ト(HfAlxOy(x>0、y>0))、などを含むように形成するのが好適である。
ゲート絶縁層146は、単層構造としても良いし、上記の材料を組み合わせて積層構造と
しても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、
トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用
いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とする
ことができる。
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0
、y>0))、窒素が添加されたハフニウムシリケート(HfSixOy(x>0、y>
0))、窒素が添加されたハフニウムアルミネート(HfAlxOy(x>0、y>0)
)、などの高誘電率(high−k)材料を用いると良い。high−k材料をゲート絶
縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。なお、high−k材料を含む膜と、酸化シリコン、
窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれか
を含む膜との積層構造としてもよい。
46)は、第13族元素及び酸素を含む絶縁材料としてもよい。酸化物半導体材料には第
13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良
く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状
態を良好に保つことができる。
むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化
アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここ
で、酸化アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含
有量(原子%)が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量(
原子%)がアルミニウムの含有量(原子%)以上のものを示す。
ート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界
面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層と
を接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップ
を低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用い
る場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料
を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させ
にくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の
侵入防止という点においても好ましい。
プなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。
酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素
を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸
素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2Ox
(X=3+α、0<α<1)とすることができる。また、酸化物半導体層144に接する
絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープ
を行うことにより、酸化アルミニウムの組成をAl2OX(X=3+α、0<α<1)と
することができる。または、酸化物半導体層144に接する絶縁層として酸化ガリウムア
ルミニウム(酸化アルミニウムガリウム)を用いた場合、酸素雰囲気下による熱処理や、
酸素ドープを行うことにより、酸化ガリウムアルミニウム(酸化アルミニウムガリウム)
の組成をGaXAl2−XO3+α(0<X<2、0<α<1)とすることができる。
層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接するこ
とにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、また
は酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をi型
化またはi型に限りなく近い酸化物半導体とすることができる。
えて、酸化物半導体層144の下地膜として形成する絶縁層に適用しても良く、ゲート絶
縁層146及び下地絶縁層の双方に適用しても良い。
処理を行うのが望ましい。熱処理の温度は、200℃以上450℃以下、望ましくは25
0℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時間の熱処理を行え
ばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144
に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型(真性半導体)ま
たはi型に限りなく近い酸化物半導体層を形成することもできる。
第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の
熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第
1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさ
せても良い。
半導体層144を、その水素原子を含む物質が極力含まれないように高純度化することが
できる。
成し、当該導電層を加工して、ゲート電極148a及び導電層148bを形成する(図9
(D)参照)。
ン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とす
る合金材料を用いて形成することができる。なお、ゲート電極148a及び導電層148
bは、単層構造としても良いし、積層構造としても良い。
0を形成する(図10(A)参照)。絶縁層150は、PVD法やCVD法などを用いて
形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフ
ニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する
ことができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造(多孔
性の構造など)を用いることが望ましい。絶縁層150の誘電率を低くすることにより、
配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである
。なお、本実施の形態では、絶縁層150の単層構造としているが、開示する発明の一態
様はこれに限定されず、2層以上の積層構造としても良い。
成する。その後、絶縁層150上にソース電極142aと接する配線154を形成する(
図10(B)参照)。なお、当該開口の形成は、マスクなどを用いた選択的なエッチング
により行われる。
ニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロ
ム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元
素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、
ベリリウム、ネオジム、スカンジウムのいずれか一、またはこれらを複数組み合わせた材
料を用いてもよい。
く形成し、PVD法によりチタン膜を薄く(5nm程度)形成した後に、開口に埋め込む
ようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により
形成されるチタン膜は、被形成面の酸化膜(自然酸化膜など)を還元し、下部電極など(
ここではソース電極142a)との接触抵抗を低減させる機能を有する。また、アルミニ
ウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア
膜を形成した後に、メッキ法により銅膜を形成してもよい。
い。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大
を抑制することができる。
、ソース電極142aと配線154との接続とを重畳させる場合について説明する。この
場合、不純物領域126上に形成された絶縁層136、絶縁層138及び絶縁層140に
開口(下部のコンタクトと呼ぶ)を形成し、下部のコンタクトにソース電極142aを形
成した後、ゲート絶縁層146及び絶縁層150において、下部のコンタクトと重畳する
領域に開口(上部のコンタクトと呼ぶ)を形成し、配線154を形成することになる。下
部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下
部のコンタクトに形成されたソース電極142aが断線してしまうおそれがある。これを
避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することに
より、素子面積が増大するという問題がおこる。
断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタ
クトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因す
る素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることが
できる。
量素子164が完成する(図10(C)参照)。
一態様は、これに限定されず、ボトムゲート構造とすることができる。図11にボトムゲ
ート構造の例について示す。
が設けられ、ゲート絶縁層402上に酸化物半導体層403が設けられ、酸化物半導体層
403と接続されるソース電極405a、ドレイン電極405bが設けられている。なお
、ゲート電極401と、酸化物半導体層403と、ゲート絶縁層402と、ソース電極4
05aと、ドレイン電極405bは、図10に示すゲート電極148aと、酸化物半導体
層144と、ゲート絶縁層146と、ソース電極142aと、ドレイン電極142bに相
当する。
、酸化物半導体層403と、ソース電極405aと、ドレイン電極405bとが設けられ
ている点において図11(A)と同様である。図11(A)と異なる点は、酸化物半導体
層403に接して絶縁層427が設けられている点にある。
、酸化物半導体層403と、ソース電極405aと、ドレイン電極405bとが設けられ
ている点において図11(A)と同様である。図11(A)と異なる点は、酸化物半導体
層403に接するソース電極405aとドレイン電極405bの位置である。つまり、図
11(A)に示すトランジスタ900は、酸化物半導体層403の上でソース電極405
aとドレイン電極405bが接するのに対し、図11(C)に示すトランジスタ920は
、酸化物半導体層403の下でソース電極405aとドレイン電極405bが接している
。
a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能する酸化物
導電層をバッファ層として設けてもよい。図5(A)のトランジスタ162に酸化物導電
層を設けたトランジスタ800、810を図12(A)(B)に示す。
極142a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能す
る酸化物導電層404a、404bが形成されている。図12(A)(B)のトランジス
タ800、810は作製工程により酸化物導電層404a、404bの形状が異なる例で
ある。
、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を
加工して島状の酸化物半導体層144と酸化物導電膜を形成する。酸化物半導体層及び酸
化物導電膜上にソース電極142a、ドレイン電極142bを形成した後、ソース電極1
42a、ドレイン電極142bをマスクとして、島状の酸化物導電膜をエッチングし、ソ
ース領域及びドレイン領域となる酸化物導電層404a、404bを形成する。
し、その上に金属導電膜を形成し、酸化物導電膜及び金属導電膜を同じフォトリソグラフ
ィ工程によって加工して、ソース領域及びドレイン領域となる酸化物導電層404a、4
04b、ソース電極142a、ドレイン電極142bを形成する。
にエッチングされないように、エッチング条件(エッチング材の種類、濃度、エッチング
時間等)を適宜調整する。
ーム蒸着法など)や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化
物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、
酸化亜鉛ガリウムなどを適用することができる。また、上記材料に酸化珪素を含ませても
よい。
142a、ドレイン電極142bとの間に設けることで、ソース領域及びドレイン領域の
低抵抗化を図ることができ、トランジスタ800、810が高速動作をすることができる
。
ドレイン電極142bの構成とすることによって、トランジスタ800、810の耐圧を
向上させることができる。
れているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×
1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下
である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度(1×1014/cm3程度)と比較して、十分に小さい値(例えば、1
×1012/cm3未満、より好ましくは、1.45×1010/cm3未満)をとる。
そして、オフ電流も十分に小さくなる。例えば、トランジスタ162の室温(25℃)で
のオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は100zA(1zA(
ゼプトアンペア)は1×10−21A)以下、望ましくは10zA以下となる。
リウム濃度は5×1016cm−3以下、好ましくは1×1016cm−3以下、さらに
好ましくは1×1015cm−3以下とし、リチウム濃度は5×1015cm−3以下、
好ましくは1×1015cm−3以下とし、カリウム濃度は5×1015cm−3以下、
好ましくは1×1015cm−3以下である。そのため、トランジスタ特性の劣化(例え
ば、ノーマリオン化(しきい値の負へのシフト)、移動度の低下等)を抑制することがで
きる。加えて、特性のばらつきを抑えることが可能となる。
スタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを
用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られ
る。
集積度が十分に高められた半導体装置を実現することができる。
上記実施の形態3において、トランジスタ162の半導体層に用いることのできる酸化物
半導体層144の一形態を説明する。
るいは亜鉛(Zn)を含むことが好ましい。特にInとZnを含むことが好ましい。また
、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライ
ザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビラ
イザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニ
ウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al
)を有することが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系
酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化
物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物
、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、
In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、I
n−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In
−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、I
n−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−
Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用
いることができる。
て有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとG
aとZn以外の金属元素が入っていてもよい。
で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5
(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
a:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1
:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1
/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の
原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
ら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、(a−A)2+(b−B)2+
(c−C)2≦r2を満たすことを言う。rとしては、例えば、0.05とすればよい。
他の酸化物でも同様である。
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ま
しくは0.1nm以下の表面上に形成するとよい。
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。
)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は
測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force
Microscope)にて評価可能である。
の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層
状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸
の向きが異なる(c軸を中心に回転した)結晶(CAAC:C Axis Aligne
d Crystalともいう。)を含む酸化物について説明する。
て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な
方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸
化物をいう。
ACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
を構成する個々の結晶部分のc軸は一定の方向(例えば、CAACを支持する基板面、C
AACの表面などに垂直な方向)に揃っていてもよい。または、CAACを構成する個々
の結晶部分のab面の法線は一定の方向(例えば、CAACを支持する基板面、CAAC
の表面などに垂直な方向)を向いていてもよい。
たりする。また、その組成などに応じて、可視光に対して透明であったり不透明であった
りする。
方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察す
ると金属原子または金属原子および酸素原子(または窒素原子)の層状配列が認められる
結晶を挙げることもできる。
なお、特に断りがない限り、図15乃至図17は上方向をc軸方向とし、c軸方向と直交
する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の
上半分、下半分をいう。また、図15において、丸で囲まれたOは4配位のOを示し、二
重丸で囲まれたOは3配位のOを示す。
配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図15(A)の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図15(A)の上半分および下半分にはそれぞれ
3個ずつ4配位のOがある。図15(A)に示す小グループは電荷が0である。
配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、
いずれもab面に存在する。図15(B)の上半分および下半分にはそれぞれ1個ずつ4
配位のOがある。また、Inも5配位をとるため、図15(B)に示す構造をとりうる。
図15(B)に示す小グループは電荷が0である。
造を示す。図15(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位
のOがある。または、図15(C)の上半分に3個の4配位のOがあり、下半分に1個の
4配位のOがあってもよい。図15(C)に示す小グループは電荷が0である。
造を示す。図15(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図15(D)に示す小グループは電荷が+1となる。
4配位のOがあり、下半分には1個の4配位のOがある。図15(E)に示す小グループ
は電荷が−1となる。
大グループ(ユニットセルともいう。)と呼ぶ。
nを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。5配位のG
aの上半分の1個のOは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向
に1個の近接Gaを有する。4配位のZnの上半分の1個のOは、下方向に1個の近接Z
nを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。この様に、
金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく
、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数
は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属
原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属
原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グル
ープ同士は結合することができる。例えば、6配位の金属原子(InまたはSn)が下半
分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子
(GaまたはIn)、または4配位の金属原子(Zn)のOのいずれかと結合することに
なる。
また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して
中グループを構成する。
す。図16(B)に、3つの中グループで構成される大グループを示す。なお、図16(
C)は、図16(B)の層構造をc軸方向から観察した場合の原子配列を示す。
、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
の3として示している。同様に、図16(A)において、Inの上半分および下半分には
それぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図16
(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあ
るZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZn
とを示している。
ら順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上
半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZ
nと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分
および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2
個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4
配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
67、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従っ
て、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成する
ためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図1
5(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む
小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消され
るため、層構造の合計の電荷を0とすることができる。
−O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn
−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)
とする組成式で表すことができる。
元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する。)、In−
Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−A
l−Zn系酸化物や、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−C
e−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm
−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−
Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Z
n系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn
系酸化物や、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al
−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物や、I
n−Ga系酸化物、などを用いた場合も同様である。
ル図を示す。
ら順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分
にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個
ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介
して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。
この中グループが複数結合して大グループを構成する。
、図17(B)の層構造をc軸方向から観察した場合の原子配列を示している。
ぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは
、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に0となる。
中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大
グループも取りうる。
酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造である。
CVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物
絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸
化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一
層またはこれらの積層を用いることができる。
。第1の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法によ
る成膜時における基板温度は200℃以上400℃以下とする。
ターゲット(In2O3:Ga2O3:ZnO=1:1:2[mol数比])を用いて、
基板とターゲットの間との距離を170mm、基板温度250℃、圧力0.4Pa、直流
(DC)電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜
厚5nmの第1の酸化物半導体膜を成膜する。
を行う。第1の加熱処理の温度は、400℃以上750℃以下とする。第1の加熱処理に
よって第1の結晶性酸化物半導体層144aを形成する(図13(A)参照)。
、膜の表面から内部に向かって結晶成長し、C軸配向した結晶が得られる。第1の加熱処
理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からな
るグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向
に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から
底部と結晶成長が進行する。
物半導体層144aとの界面またはその近傍(界面からプラスマイナス5nm)に拡散さ
せて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用
いられる絶縁層437は、膜中(バルク中)、第1の結晶性酸化物半導体層144aと絶
縁層437の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在するこ
とが好ましい。
体膜を形成する。第2の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時
における基板温度は200℃以上400℃以下とする。成膜時における基板温度を200
℃以上400℃以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成
膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる
。
ターゲット(In2O3:Ga2O3:ZnO=1:1:2[mol数比])を用いて、
基板とターゲットの間との距離を170mm、基板温度400℃、圧力0.4Pa、直流
(DC)電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜
厚25nmの第2の酸化物半導体膜を成膜する。
を行う。第2の加熱処理の温度は、400℃以上750℃以下とする。第2の加熱処理に
よって第2の結晶性酸化物半導体層144bを形成する(図13(B)参照)。第2の加
熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことに
より、第2の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第2の加熱処理
によって、第1の結晶性酸化物半導体層144aを核として膜厚方向、即ち底部から内部
に結晶成長が進行して第2の結晶性酸化物半導体層144bが形成される。
に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素及び
水分をほとんど含まない雰囲気(不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など)下に
制御することが好ましく、例えば、水分については露点−40℃以下、好ましくは露点−
50℃以下の乾燥窒素雰囲気とする。
らなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層14
4を形成する(図13(C)参照)。図では、第1の結晶性酸化物半導体層144aと第
2の結晶性酸化物半導体層144bの界面を点線で示し、酸化物半導体積層と説明してい
るが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示
している。
該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、
フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット
法などを用いてマスクを形成しても良い。
よい。もちろん、これらを組み合わせて用いてもよい。
物半導体層は、C軸配向を有していることを特徴の一つとしている。ただし、第1の結晶
性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造
でもない構造であり、c軸配向を有した結晶(C Axis Aligned Crys
tal; CAACとも呼ぶ)を含む酸化物を有する。なお、第1の結晶性酸化物半導体
層及び第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。いずれにしても、
CAACを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるよ
うにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そ
のためには、基板加熱温度を100℃以上500℃以下、好適には200℃以上400℃
以下、さらに好適には250℃以上300℃以下にすると好ましい。また、これに加えて
、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理すること
で膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形
成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としても
よい。
に開示する半導体装置に適用できるトランジスタ(例えば、実施の形態1及び実施の形態
3におけるトランジスタ162、実施の形態3におけるトランジスタ800、810)に
、適宜用いることができる。
3におけるトランジスタ162においては、酸化物半導体層の一方の面から他方の面に電
界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向(一方の面から他
方の面に流れる方向、具体的に図5(A)では上下方向)に流れる構造ではない。電流は
、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジス
タに光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑
制される、または低減される。
層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高
いトランジスタを実現できる。
である。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図14を用いて説明する。本実施の形態では、コンピュータ、携帯電話機(携帯
電話、携帯電話装置ともいう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含
む)、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョ
ン装置(テレビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体
装置を適用する場合について説明する。
表示部709、キーボード710などによって構成されている。筐体707と筐体708
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に
低減されたノート型のパーソナルコンピュータが実現される。
部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端
末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長
期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
720には、筐体721と筐体723の2つの筐体で構成されている。筐体721及び筐
体723には、それぞれ表示部725及び表示部727が設けられている。筐体721と
筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行
うことができる。また、筐体721は、電源731、操作キー733、スピーカー735
などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す
半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間
の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
いる。さらに、筐体740と筐体741は、スライドし、図14(D)のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作
キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子74
8などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749
、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵さ
れている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保
持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
作スイッチ764、表示部765、バッテリー766などによって構成されている。本体
761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減さ
れたデジタルカメラが実現される。
などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチ
や、リモコン操作機780により行うことができる。筐体771及びリモコン操作機78
0には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込み
及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテ
レビジョン装置が実現される。
載されている。このため、消費電力を低減した電子機器が実現される。
本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す
。また、該トランジスタの特性を計算した結果を示す。本実施の形態に示すトランジスタ
は上記実施の形態で示すトランジスタ162として好適に用いることができる。
は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因とし
ては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデ
ルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き
出せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の電
界効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトラ
ンジスタを作製した場合の特性の計算結果を示す。
テンシャル障壁(粒界等)が存在すると仮定すると、以下のように表される。
絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levins
onモデルでは、以下の式で表される。
誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たり
の容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導
体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域に
おけるドレイン電流Idは、以下の式で表される。
また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、
以下の式となる。
横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度N
が求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。
酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比率が、I
n:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。
が導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は40cm2/V
s程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半
導体の移動度μ0は120cm2/Vsとなると予想できる。
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離れ
た場所における移動度μ1は、以下の式で表される。
り求めることができ、上記の測定結果からは、B=4.75×107cm/s、l=10
nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)
と数6の第2項が増加するため、移動度μ1は低下することがわかる。
μ2を計算した結果を図18に示す。なお、計算にはシノプシス社製デバイスシミュレー
ションソフト、Sentaurus Deviceを使用し、酸化物半導体のバンドギャ
ップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、
15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定し
て得られたものである。
子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率
は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0
.1Vである。
つけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること(At
omic Layer Flatness)が望ましい。
性を計算した結果を図19乃至図21に示す。なお、計算に用いたトランジスタの断面構
造を図22に示す。図22に示すトランジスタは酸化物半導体層にn+の導電型を呈する
半導体領域8103aおよび半導体領域8103cを有する。半導体領域8103aおよ
び半導体領域8103cの抵抗率は2×10−3Ωcmとする。
込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物8102の上に形成
される。トランジスタは半導体領域8103a、半導体領域8103cと、それらに挟ま
れ、チャネル形成領域となる真性の半導体領域8103bと、ゲート8105を有する。
ゲート8105の両側面には側壁絶縁物8106aおよび側壁絶縁物8106b、ゲート
8105の上部には、ゲート8105と他の配線との短絡を防止するための絶縁物810
7を有する。側壁絶縁物の幅は5nmとする。また、半導体領域8103aおよび半導体
領域8103cに接して、ソース8108aおよびドレイン8108bを有する。なお、
このトランジスタにおけるチャネル幅を40nmとする。
埋め込み絶縁物8102の上に形成され、半導体領域8103a、半導体領域8103c
と、それらに挟まれた真性の半導体領域8103bと、幅33nmのゲート8105とゲ
ート絶縁層8104と側壁絶縁物8106aおよび側壁絶縁物8106bと絶縁物810
7とソース8108aおよびドレイン8108bを有する点で図22(A)に示すトラン
ジスタと同じである。
縁物8106aおよび側壁絶縁物8106bの下の半導体領域の導電型である。図22(
A)に示すトランジスタでは、側壁絶縁物8106aおよび側壁絶縁物8106bの下の
半導体領域はn+の導電型を呈する半導体領域8103aおよび半導体領域8103cで
あるが、図22(B)に示すトランジスタでは、真性の半導体領域8103bである。す
なわち、図22(B)に示す半導体層において、半導体領域8103a(半導体領域81
03c)とゲート8105がLoffだけ重ならない領域ができている。この領域をオフ
セット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフ
セット長は、側壁絶縁物8106a(側壁絶縁物8106b)の幅と同じである。
スシミュレーションソフト、Sentaurus Deviceを使用した。図19は、
図22(A)に示される構造のトランジスタのドレイン電流(Id、実線)および移動度
(μ、点線)のゲート電圧(Vg、ゲートとソースの電位差)依存性を示す。ドレイン電
流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、移動度μはドレイ
ン電圧を+0.1Vとして計算したものである。
mとしたものであり、図19(C)は5nmとしたものである。ゲート絶縁層が薄くなる
ほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、移動度
μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。ゲ
ート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えること
が示された。
mとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧Vg依存
性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を
+0.1Vとして計算したものである。図20(A)はゲート絶縁層の厚さを15nmと
したものであり、図20(B)は10nmとしたものであり、図20(C)は5nmとし
たものである。
を15nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧
依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電
圧を+0.1Vとして計算したものである。図21(A)はゲート絶縁層の厚さを15n
mとしたものであり、図21(B)は10nmとしたものであり、図21(C)は5nm
としたものである。
ク値やオン電流には目立った変化が無い。
cm2/Vs程度、図21では40cm2/Vs程度と、オフセット長Loffが増加す
るほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長
Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかであ
る。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる
10μAを超えることが示された。
本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す
。また、該トランジスタの特性を計算した結果を示す。本実施の形態に示すトランジスタ
は上記実施の形態で示すトランジスタ162として好適に用いることができる。
、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を
形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成
比で5atomic%以上含まれる元素をいう。そこで、本実施の形態では、酸化物半導
体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上さ
せた場合について、図23乃至29を用いて説明する。
で、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタ
のしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
m、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁層を
用いたトランジスタの特性である。なお、Vdは10Vとした。
とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動
度は18.8cm2/Vsが得られている。一方、基板を意図的に加熱してIn、Sn、
Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能
となる。図23(B)は基板を200℃に加熱してIn、Sn、Znを主成分とする酸化
物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm
2/Vsが得られている。
理をすることによって、さらに高めることができる。図23(C)は、In、Sn、Zn
を主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱処
理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/V
sが得られている。
まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸
化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水
化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるため
とも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を
図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には10
0cm2/Vsを超える電界効果移動度を実現することも可能になると推定される。
化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はそ
の後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結
晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与して
いる。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半
導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてし
まう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場
合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトラン
ジスタがノーマリ・オフとなる方向に動き、このような傾向は図23(A)と図23(B
)の対比からも確認することができる。
可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノ
ーマリ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn
=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリ・オフ化を図ることが可能となる。
アス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150℃
、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V
未満を得ることができる。
を行った試料2のトランジスタに対してBT試験を行った。
行った。なお、Vdはドレイン電圧(ドレインとソースの電位差)を示す。次に、基板温
度を150℃とし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が
2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vg
を0Vとした。次に、基板温度25℃とし、Vdを10Vとし、トランジスタのVg−I
d測定を行った。これをプラスBT試験と呼ぶ。
の測定を行った。次に、基板温度を150℃とし、Vdを0.1Vとした。次に、ゲート
絶縁層に印加される電界強度が−2MV/cmとなるようにVgに−20Vを印加し、そ
のまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25℃とし、Vdを1
0Vとし、トランジスタのVg−Id測定を行った。これをマイナスBT試験と呼ぶ。
)に示す。また、試料2のプラスBT試験の結果を図25(A)に、マイナスBT試験の
結果を図25(B)に示す。
1.80Vおよび−0.42Vであった。また、試料2のプラスBT試験およびマイナス
BT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。
試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信
頼性が高いことがわかる。
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜
に注入する方法を適用しても良い。
されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、
定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素
は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×10
20/cm3以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませる
ことができる。
、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1
:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパタ
ンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させる
ことができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X線
回折により明確な回折ピークを観測することができる。
AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法で
測定した。
料Bの作製方法を説明する。
。
DC)として成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のI
n−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とした
。このようにして作製した試料を試料Aとした。
熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
が観測されなかったが、試料Bでは、2θが35deg近傍および37deg〜38de
gに結晶由来のピークが観測された。
こと及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることがで
きる。
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによ
ってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化される
ことによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の
単位は、チャネル幅1μmあたりの電流値を示す。
0−18A/μm)以下、85℃の場合には100zA/μm(1×10−19A/μm
)以下、室温(27℃)の場合には1zA/μm(1×10−21A/μm)以下にする
ことができる。好ましくは、125℃において0.1aA/μm(1×10−19A/μ
m)以下に、85℃において10zA/μm(1×10−20A/μm)以下に、室温に
おいて0.1zA/μm(1×10−22A/μm)以下にすることができる。
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去するこ
とができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が
高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
において、基板温度と電気的特性の関係について評価した。
が0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は−40℃
、−25℃、25℃、75℃、125℃および150℃で行った。ここで、トランジスタ
において、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対
する一対の電極のはみ出しをdWと呼ぶ。
7(A)に基板温度としきい値電圧の関係を、図27(B)に基板温度と電界効果移動度
の関係を示す。
の範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
なお、その範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった。
従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
ランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30c
m2/Vs以上、好ましくは40cm2/Vs以上、より好ましくは60cm2/Vs以
上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33
nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA
以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲にお
いても、十分な電気的特性を確保することができる。このような特性であれば、Si半導
体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作
速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
本実施の形態では、In−Sn−Zn−O膜を酸化物半導体膜に用いたトランジスタの一
例について、図30及び図31を用いて説明する。本実施の形態に示すトランジスタは上
記実施の形態で示すトランジスタ162として好適に用いることができる。
面図および断面図である。図30(A)にトランジスタの上面図を示す。また、図30(
B)に図30(A)の一点鎖線C1−C2に対応する断面C1−C2を示す。
層102と、下地絶縁層102の周辺に設けられた保護絶縁膜104と、下地絶縁層10
2および保護絶縁膜104上に設けられた高抵抗領域106aおよび低抵抗領域106b
を有する酸化物半導体膜106と、酸化物半導体膜106上に設けられたゲート絶縁層1
08と、ゲート絶縁層108を介して酸化物半導体膜106と重畳して設けられたゲート
電極110と、ゲート電極110の側面と接して設けられた側壁絶縁膜112と、少なく
とも低抵抗領域106bと接して設けられた一対の電極114と、少なくとも酸化物半導
体膜106、ゲート電極110および一対の電極114を覆って設けられた層間絶縁膜1
16と、層間絶縁膜116に設けられた開口部を介して少なくとも一対の電極114の一
方と接続して設けられた配線118と、を有する。
していても構わない。該保護膜を設けることで、層間絶縁膜116の表面伝導に起因して
生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することが
できる。
の他の一例について示す。
はトランジスタの上面図である。また、図31(B)は図31(A)の一点鎖線D1−D
2に対応する断面図である。
層602と、下地絶縁層602上に設けられた酸化物半導体膜606と、酸化物半導体膜
606と接する一対の電極614と、酸化物半導体膜606および一対の電極614上に
設けられたゲート絶縁層608と、ゲート絶縁層608を介して酸化物半導体膜606と
重畳して設けられたゲート電極610と、ゲート絶縁層608およびゲート電極610を
覆って設けられた層間絶縁膜616と、層間絶縁膜616に設けられた開口部を介して一
対の電極614と接続する配線618と、層間絶縁膜616および配線618を覆って設
けられた保護膜620と、を有する。
半導体膜606としてはIn−Sn−Zn−O膜を、一対の電極614としてはタングス
テン膜を、ゲート絶縁層608としては酸化シリコン膜を、ゲート電極610としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜616としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜を、それ
ぞれ用いた。
614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜606に対する一対の電
極614のはみ出しをdWと呼ぶ。
102 下地絶縁層
104 保護絶縁膜
106a 高抵抗領域
106b 低抵抗領域
106 酸化物半導体膜
108 ゲート絶縁層
110 ゲート電極
112 側壁絶縁膜
114 一対の電極
116 層間絶縁膜
118 配線
120 半導体層
122 絶縁層
122a ゲート絶縁層
124 マスク
126 不純物領域
128a ゲート電極
128b 導電層
130 不純物領域
132 不純物領域
134 チャネル形成領域
136 絶縁層
138 絶縁層
140 絶縁層
142a ソース電極
142b ドレイン電極
144 酸化物半導体層
144a 第1の結晶性酸化物半導体層
144b 第2の結晶性酸化物半導体層
146 ゲート絶縁層
148a ゲート電極
148b 導電層
150 絶縁層
154 配線
156 絶縁層
160 トランジスタ
162 トランジスタ
164 容量素子
180 選択トランジスタ
190 メモリセル
400 半導体基板
401 ゲート電極
402 ゲート絶縁層
403 酸化物半導体層
404a 酸化物導電層
404b 酸化物導電層
405a ソース電極
405b ドレイン電極
410 単結晶半導体基板
412 酸化膜
414 脆化領域
416 単結晶半導体層
418 単結晶半導体層
427 絶縁層
437 絶縁層
600 基板
602 下地絶縁層
604 一対の電極
606 酸化物半導体膜
608 ゲート絶縁層
610 ゲート電極
614 一対の電極
616 層間絶縁膜
618 配線
620 保護膜
700 ブロック
707 筐体
708 筐体
709 表示部
710 キーボード
711 本体
712 スタイラス
713 表示部
714 操作ボタン
715 外部インターフェイス
720 電子書籍
721 筐体
723 筐体
725 表示部
727 表示部
731 電源
733 操作キー
735 スピーカー
737 軸部
740 筐体
741 筐体
742 表示パネル
743 スピーカー
744 マイクロフォン
745 操作キー
746 ポインティングデバイス
747 カメラ用レンズ
748 外部接続端子
749 太陽電池セル
750 外部メモリスロット
761 本体
763 接眼部
764 操作スイッチ
765 表示部
766 バッテリー
767 表示部
770 テレビジョン装置
771 筐体
773 表示部
775 スタンド
780 リモコン操作機
800 トランジスタ
810 トランジスタ
900 トランジスタ
910 トランジスタ
920 トランジスタ
8101 下地絶縁層
8102 埋め込み絶縁物
8103a 半導体領域
8103b 半導体領域
8103c 半導体領域
8104 ゲート絶縁層
8105 ゲート
8106a 側壁絶縁物
8106b 側壁絶縁物
8107 絶縁物
8108a ソース
8108b ドレイン
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