KR100673104B1 - 반도체소자의 트랜지스터 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 트랜지스터의 전기적 특성을 향상시키기 위하여, 게이트 영역으로 예정된 반도체기판의 양측 끝부분에 절연막 스페이서 구조를 형성하고 후속 공정으로 상기 게이트 영역으로 예정된 반도체기판 상에 게이트를 형성하여 반도체소자의 특성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
도 1a 내지 도 1h 는 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 2a 내지 도 2j 는 본 발명에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11,41 : 반도체기판 13,43 : 소자분리막
15,23,45,57 : 버퍼 산화막 17,47 : 제1폴리실리콘층
19,49 : 감광막패턴 21 : 트렌치
25,59 : 채널용 불순물 27,61 : 게이트산화막
29,63 : 제2폴리실리콘층 31,65 : 게이트용 금속층
33,67 : 하드마스크층 35,69 : 게이트
37,71 : 소오스/드레인 접합영역 51 : 제1트렌치
53 : 산화막 스페이서 55 : 제2트렌치
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 따른 트랜지스터의 숏채널효과를 억제할 수 있도록 채널의 길이를 증가시킬 수 있도록 하는 기술에 관한 것이다.
도 1a 내지 도 1h 는 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(11)에 트렌치형 소자분리막(13)을 형성한다. 이때, 상기 트렌치형 소자분리막(13)은 반도체기판(11) 상에 패드절연막을 형성하고 소자분리 마스크를 이용한 사진식각공정으로 상기 패드절연막 및 일정두께의 반도체기판을 식각한 다음, 이를 매립하는 산화막을 형성하고 상기 패드절연막을 제거함으로써 형성한 것이다.
그리고, 상기 반도체기판(11) 상부에 버퍼 산화막(15)을 형성하고 그 상부에 제1폴리실리콘층(17)을 형성한다.
도 1b를 참조하면, 상기 제1폴리실리콘층(17) 상부에 감광막패턴(19)을 형성한다. 이때, 상기 감광막패턴(19)은 채널영역으로 예정된 부분의 반도체기판(11)을 노출시키는 형태로 형성된 것이다.
도 1c 및 도 1d 를 참조하면, 상기 감광막패턴(19)을 마스크로 하여 상기 폴리실리콘층(17), 버퍼 산화막(15) 및 소정두께의 반도체기판(11)을 식각하여 트렌치(21)를 형성한다.
도 1e를 참조하면, 상기 트렌치(21)를 포함한 전체표면상부에 소정두께의 실 리콘산화막(23)을 형성한다.
그리고, 상기 반도체기판(11)에 채널용 불순물(25)을 이온주입한다.
도 1f를 참조하면, 상기 실리콘산화막(23)을 제거하고 전체표면상부에 게이트산화막(27)을 형성한다.
도 1g를 참조하면, 상기 트렌치(21)를 매립하는 제2폴리실리콘층(29)을 전체표면상부에 형성한다.
상기 제2폴리실리콘층(29) 상부에 게이트용 금속층(29) 및 하드마스크층(31)을 순차적으로 형성한다.
도 1h를 참조하면, 게이트 마스크(미도시)를 이용한 사진식각공정으로 상기 하드마스크층(31), 게이트용 금속층(29) 및 제2폴리실리콘층(29)을 식각하여 게이트(35)를 형성한다.
상기 게이트(35)를 마스크로 하여 상기 반도체기판(11)에 불순물을 이온주입하여 소오스/드레인 접합영역(37)을 형성한다.
이상에 설명한 바와 같이 종래기술에 따른 반도체소자의 트랜지스터 형성방법은, 채널 길이가 게이트의 길이보다 짧아야 하므로 사진식각공정으로 정의하기가 어렵고, 소자분리막 상부로 지나가는 게이트가 오정렬되는 경우 이웃하는 활성영역의 반도체기판이 손상될 수 있고, 게이트와 소오스/드레인 접합영역의 중첩도가 크게 되어 GIDL ( gate induced drain leak ) 특성이 열화되어 디램의 리프레쉬 특성을 열화시키며 게이트와 소오스/드레인 접합영역의 중첩도가 크게 되어 기생 캐패시턴스가 커지는 현상들이 있어 반도체소자의 특성을 열화시키고 그에 따른 반도체 소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트와 소오스/드레인 접합영역의 중첩부분에 절연막 스페이서를 형성하여 트랜지스터의 특성을 향상시키고 그에 따른 반도체소자의 특성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
반도체기판상에 버퍼 산화막과 폴리실리콘층을 형성하는 공정과,
상기 폴리실리콘층, 버퍼 산화막 및 소정두께의 반도체기판을 식각하여 제1트렌치를 형성하는 공정과,
상기 제1트렌치 측벽에 CVD 방법을 이용하여 절연막 스페이서를 형성하는 공정과,
상기 절연막 스페이서를 마스크로 하여 상기 제1트렌치 저부의 반도체기판을 식각하여 상기 트렌치보다 더 깊은 제2트렌치를 형성하되, 상기 폴리실리콘층 및 버퍼 산화막을 제거하는 공정과,
채널용 불순물을 이온주입하여 상기 제2트렌치의 표면에 채널을 형성하는 공정과,
반도체기판상에 버퍼 산화막과 폴리실리콘층을 형성하는 공정과,
상기 폴리실리콘층, 버퍼 산화막 및 소정두께의 반도체기판을 식각하여 제1트렌치를 형성하는 공정과,
상기 제1트렌치 측벽에 CVD 방법을 이용하여 절연막 스페이서를 형성하는 공정과,
상기 절연막 스페이서를 마스크로 하여 상기 제1트렌치 저부의 반도체기판을 식각하여 상기 트렌치보다 더 깊은 제2트렌치를 형성하되, 상기 폴리실리콘층 및 버퍼 산화막을 제거하는 공정과,
채널용 불순물을 이온주입하여 상기 제2트렌치의 표면에 채널을 형성하는 공정과,
상기 제2트렌치를 매립하는 게이트를 패터닝하는 공정을 포함하는 것과,
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상기 제1트렌치는 200 ∼ 1000 Å 의 깊이로 형성하는 것과,
상기 절연막 스페이서는 산화막을 CVD 방법으로 200 ∼ 3000 Å 두께로 증착하고 이를 이방성식각하여 형성하는 것과,
상기 제2트렌치는 300 ∼ 2000 Å 의 깊이로 형성하는 것과,
상기 버퍼 산화막은 열산화 방법으로 형성한 것임을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2j 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체기판(41)에 트렌치형 소자분리막(43)을 형성한다. 이때, 상기 트렌치형 소자분리막(43)은 반도체기판(41) 상에 패드절연막을 형성하고 소자분리 마스크를 이용한 사진식각공정으로 상기 패드절연막 및 일정두께의 반도체기판을 식각한 다음, 이를 매립하는 산화막을 형성하고 상기 패드절연막을 제거함으로써 형성한 것이다.
그리고, 상기 반도체기판(41) 상부에 버퍼 산화막(45)을 형성하고 그 상부에 제1폴리실리콘층(47)을 형성한다.
도 2b를 참조하면, 상기 제1폴리실리콘층(47) 상부에 감광막패턴(49)을 형성한다. 이때, 상기 감광막패턴(49)은 채널영역으로 예정된 부분의 반도체기판(41)을 노출시키는 형태로 형성된 것이다.
도 2c 및 도 2d 를 참조하면, 상기 감광막패턴(19)을 마스크로 하여 상기 폴리실리콘층(47), 버퍼 산화막(45) 및 소정두께의 반도체기판(41)을 식각하여 제1트렌치(51)를 형성한다.
도 2e를 참조하면, 상기 트렌치(51)를 포함한 제1폴리실리콘층(47) 및 버퍼 산화막(45)의 측벽에 산화막 스페이서(53)를 형성한다.
이때, 상기 산화막 스페이서(53)는 상기 제1트렌치(51), 제1폴리실리콘층(47) 및 버퍼 산화막(45)을 포함하는 전체표면상부에 CVD 방법으로 산화막을 형성하고 이를 이방성식각하여 형성한 것이다.
도 2f를 참조하면, 상기 산화막 스페이서(53)를 마스크로 하여 상기 제1트렌치(51) 저부의 반도체기판(41)을 식각함으로써 상기 제1트렌치(51)보다 더 깊게 형성된 제2트렌치(55)를 형성한다.
이때, 상기 식각 공정시 상기 산화막 스페이서(53)와 실리콘의 식각선택비 차이를 이용하여 실시한 것으로, 상기 제1폴리실리콘층(47) 및 버퍼 산화막(45) 역시 제거된다.
도 2g를 참조하면, 상기 반도체기판(41)의 표면 상부에 버퍼 산화막(57)을 형성하고 상기 반도체기판(41)에 채널용 불순물을 이온주입한다.
도 2h 및 도 2i를 참조하면, 버퍼 산화막(57)을 제거하고 상기 깊은 제2트렌치(55)를 매립하는 게이트산화막(61) 및 제2폴리실리콘층(63)을 형성한다.
그 다음, 상기 제2폴리실리콘층(63) 상부에 게이트용 금속층(65) 및 하드마스크층(67)을 형성한다.
도 2j를 참조하면, 게이트 마스크(미도시)를 이용한 사진식각공정으로 상기 하드마스크층(67), 게이트용 금속층(65) 및 제2폴리실리콘층(63)을 식각하여 게이트(69)를 형성한다.
그 다음, 상기 게이트(69)를 마스크로 하여 상기 반도체기판(41)에 불순물을 이온주입하여 소오스/드레인 접합영역(71)을 형성함으로써 트랜지스터를 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 상기 게이트의 양측 끝부분에 게이트절연막으로 사용되는 산화막 스페이서를 구비하여 기생 캐패시턴스를 감소시키며 누설전류특성을 향상시키고 숏채널효과를 억제하여 반도체소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다.
Claims (5)
- 반도체기판 상에 버퍼 산화막과 폴리실리콘층을 형성하는 공정과,상기 폴리실리콘층, 버퍼 산화막 및 소정두께의 반도체기판을 식각하여 제1트렌치를 형성하는 공정과,상기 제1트렌치 측벽에 CVD 방법을 이용하여 절연막 스페이서를 형성하는 공정과,상기 절연막 스페이서를 마스크로 하여 상기 제1트렌치 저부의 반도체기판을 식각하여 상기 트렌치보다 더 깊은 제2트렌치를 형성하되, 상기 폴리실리콘층 및 버퍼 산화막을 제거하는 공정과,채널용 불순물을 이온주입하여 상기 제2트렌치의 표면에 채널을 형성하는 공정과,상기 제2트렌치를 매립하는 게이트를 패터닝하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 제1트렌치는 200 ∼ 1000 Å 의 깊이로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 절연막 스페이서는 산화막을 CVD 방법으로 200 ∼ 3000 Å 두께로 증착 하고 이를 이방성식각하여 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 제2트렌치는 300 ∼ 2000 Å 의 깊이로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 버퍼 산화막은 열산화 방법으로 형성한 것임을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
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