KR20010005121A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 주변회로영역의 NMOS와 PMOS 트랜지스터의 게이트전극을 형성하는 공정에서 폴리머를 유발시켜 1차식각공정을 실시하고, 고농도의 불순물을 이온주입한 다음, 상기 폴리머를 제거한 후 2차식각공정을 실시하여 게이트전극을 형성한 후, 셀영역의 게이트전극을 형성하고 저농도불순물을 전면적으로 이온주입하여 트랜지스터를 형성함으로써 후속공정에서 콘택으로 예정되는 부분의 공정마진을 확보하고 그에 따른 층간절연막의 층덮힘 특성을 향상시켜 반도체소자의 고집적화를 가능하게 하고, 정션 프로파일을 안정시키며, 폴리머의 CD(critical dimension)를 조절하여 주변회로영역에서의 각각의 트랜지스터의 특성을 조절할 수 있다.

Description

반도체소자의 제조방법{Fabricating method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 PMOS 트랜지스터, NMOS트랜지스터 및 셀 트랜지스터의 게이트전극을 별도로 형성하되, 상기 PMOS 트랜지스터와 NMOS트랜지스터의 게이트전극은 2차례의 식각공정으로 형성하여 트랜지스터 각각의 특성을 조절할 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광장치의 렌즈 구경(numerical aperture : NA, 개구수) 에 반비례한다.
[ R = k * λ / NA , R = 해상도, λ = 광원의 파장, NA = 개구수 ]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365 ㎚ 인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5 ㎛ 정도가 한계이다. 그리고, 0.5 ㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet, DUV), 예를 들어 파장이 248 ㎚ 인 KrF 레이저나 193 ㎚ 인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL 이라 함)방법이나 두층의 감광막 사이에 에스.오.지.(spin on glass : SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resister : 이하 TLR 이라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주요 배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고 엄격한 정렬이 요구되어 공정 여유도가 감소된다.
이러한 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lensdistortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
이하, 종래의 기술에 따른 반도체소자의 제조방법에 대해 설명하기로 한다.
먼저, 반도체기판에 소자분리막을 형성하고, 노출된 반도체기판의 상부에 게이트 산화막과 도전층 및 마스크절연막의 적층구조를 형성한 다음, 패턴닝 공정으로 상기 적층구조를 식각하여 게이트 전극을 형성한다.
다음, 상기 게이트 전극의 양쪽 반도체기판에 저농도불순물을 이온주입하여 저농도불순물영역을 형성한다.
그 다음, 상기 게이트 전극의 양측벽에 졀연막 스페이서를 형성하고, 상기 절연막 스페이서의 양쪽 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인영역을 형성한다.
다음, 전체표면 상부에 층간절연막을 형성하여 평탄화시킨다.
그리고, 반도체기판에서 콘택으로 예정된 부분 상의 층간절연막을 제거하여 콘택홀을 형성하고, 상기 반도체기판과 접속되는 콘택을 형성한다.
그러나, 상기와 같은 종래기술에 따른 반도체소자의 제조방법은, 게이트전극의 측벽에 형성하는 절연막 스페이서는 워드라인 사이의 폭을 감소시키기 때문에 후속 비트라인 콘택 및 저장전극 콘택이 들어갈 활성영역의 공정마진이 줄어들고, 이로 인하여 층덮힘 특성이 저하된다. 또한 증착 및 산화공정과 같은 비교적 고온의 공정이 사용되므로 접합영역 부위의 도펀트가 확산되어 접합영역의 프로파일에 변화를 가져온다. 그리고, 특성이 서로 다른 PMOS트랜지스터와 NMOS트랜지스터의 접합영역을 동일한 두께의 절연막 스페이서를 사용하기 때문에 상기 트랜지스터들의 특성을 조절하기 어렵고, 공정시간이 긴 증착공정 및 산화공정 등으로 인하여 생산성이 저하되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, PMOS 트랜지스터와 NMOS 트랜지스터의 게이트전극 형성시 폴리머를 유발시키면서 1차식각공정을 실시하여 반사방지막 패턴을 형성하고, 게이트전극을 형성한 다음, 고농도불순물을 이온주입하여 소오스/드레인영역을 형성하고, 상기 폴리머를 제거한 다음, 2차식각공정으로 게이트전극을 형성하고, 셀 트랜지스터의 게이트전극을 형성한 다음, 저농도의 불순물을 전반적으로 이온주입하여 각각의 특성에 맞는 접합영역을 갖는 트랜지스터를 형성함으로써 소자의 특성 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 14 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
〈도면의 주요부분에 대한 부호 설명〉
11 : 반도체기판 13 : 게이트 절연막
15 : 게이트 전극 17 : 마스크절연막
19 : 반사방지막 21 : 제1감광막 패턴
23 : 폴리머 25 : 제2감광막 패턴
27 : 산화막 29 : 질화막 스페이서
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
반도체기판의 셀영역 및 주변회로영역 상부에 게이트절연막, 도전층, 마스크절연막 및 반사방지막을 형성하는 공정과,
상기 주변회로영역의 반사방지막 상부에 제1도전형MOS 트랜지스터영역의 접합영역으로 예정되는 부분을 노출시키는 제1감광막 패턴을 형성하는 공정과,
상기 제1감광막 패턴을 식각마스크로 상기 반사방지막을 식각하되, 상기 제1감광막 패턴과 반사방지막의 측벽에 폴리머를 형성시키는 공정과,
상기 제1감광막 패턴과 폴리머를 식각마스크로 사용하여 상기 마스크절연막과 도전층을 식각한 다음,제1도전형 고농도불순물을 이온주입하고 상기 폴리머를 제거하는 공정과,
상기 제1감광막 패턴을 식각마스크로 사용하고, 상기 게이트절연막을 식각장벽으로 사용하여 상기 마스크절연막과 도전층을 식각하는 공정과,
상기 제1감광막 패턴을 제거하는 공정과,
전체표면 상부에 주변회로영역에서 제2도전형MOS 트랜지스터영역의 접합영역으로 예정되는 부분을 노출시키는 제2감광막 패턴을 형성하는 공정과,
상기 제2감광막 패턴을 식각마스크로 상기 반사방지막을 식각하되, 상기 제1감광막 패턴과 반사방지막의 측벽에 폴리머를 형성시키는 공정과,
상기 제2감광막 패턴과 폴리머를 식각마스크로 사용하여 상기 마스크절연막과 도전층을 식각한 다음,제2도전형 고농도불순물을 이온주입하고 상기 폴리머를 제거하는 공정과,
상기 제2감광막 패턴을 식각마스크로 사용하고, 상기 게이트절연막을 식각장벽으로 사용하여 상기 마스크절연막과 도전층을 식각하는 공정과,
상기 제2감광막 패턴을 제거하는 공정과,
전체표면 상부에 셀영역에서 접합영역으로 예정되는 부분을 노출시키는 제3감광막 패턴을 형성하고, 상기 제3감광막 패턴을 식각마스크로 사용하여 상기 반사방지막과 마스크절연막을 식각하는 공정과,
상기 제3감광막 패턴을 제거한 다음, 상기 반사방지막을 식각마스크로 사용하여 상기 도전층을 식각하는 동시에 상기 반사방지막을 제거하는 공정과,
상기 구조를 산화시킨 후 저농도불순물을 전면적으로 이온주입하는 공정과,
상기 도전층과 마스크절연막의 식각면에 절연막 스페이서를 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 상세한 설명을 하기로 한다.
도 1 내지 도 14 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리막(도시안됨)을 형성한다.
다음, 상기 구조 전표면에 게이트 절연막(13)을 형성하고, 상기 게이트 절연막(13) 상부에 도전층(15)과 마스크절연막(17)의 적층구조를 형성한 다음, 반사방지막(19)을 형성한다. (도 1참조)
그 다음, 상기 반사방지막(19) 상부에 NMOS 트렌지스터의 접합영역으로 예정되는 부분을 노출시키는 제1감광막 패턴(21)을 형성한다. (도 2참조)
다음, 상기 제1감광막 패턴(21)을 식각마스크로 사용하여 상기 반사방지막(19)을 식각하되, 상기 제1감광막 패턴(21)과 반사방지막(19)의 측벽에 폴리머(23)를 생성시키면서 식각공정을 실시한다. 이때, 후속공정을 용이하게 하기 위하여 상기 마스크절연막(17)까지 식각할 수도 있다. (도 3참조)
그 다음, 상기 제1감광막 패턴(21)과 폴리머(23)를 식각마스크로 사용하여 상기 적층구조를 식각한다. 상기 식각공정시 상기 폴리머(23)가 최대한 제거되게 한다. (도 4참조)
다음, 상기 제1감광막 패턴(21)과 폴리머(23)를 이온주입마스크로 n+불순물을 이온주입하여 고농도의 소오스/드레인영역을 형성한다. (도 5참조)
그 다음, 세정공정을 실시하여 상기 폴리머(23)를 제거한다. 상기 폴리머(23)는 상기 이온주입공정 전에 제거할 수도 있다. (도 6 참조)
다음, 상기 제1감광막 패턴(21)을 식각마스크로 상기 적층구조를 식각하여 게이트전극을 형성한다. 이때, 상기 식각공정은 상기 게이트절연막(13)을 식각장벽으로 이용하여 실시한다. (도 7참조)
그 다음, 상기 제1감광막 패턴(21)을 제거한다. (도 8참조)
그 후, 상기와 같은 방법으로 PMOS 트랜지스터영역에 게이트전극 및 고농도의 소오스/드레인영역을 형성한다. (도 9참조)
다음, 전체표면 상부에 셀영역에서 MOS 트랜지스터의 접합영역으로 예정되는 부분을 노출시키는 제2감광막 패턴(25)을 형성한다. (도 10참조)
그 다음, 상기 제2감광막 패턴(25)을 식각마스크로 사용하여 상기 반사방지막(19)과 마스크절연막(17)을 식각하고, 상기 제2감광막 패턴(25)을 제거한다. (도 11참조)
다음, 상기 제2감광막 패턴(25)이 제거된 후 노출된 PMOS, NMOS 및 셀영역 상의 반사방지막(19)을 제거한다.
그 다음, 상기 마스크절연막(17) 패턴을 식각마스크로 사용하여 상기 셀영역 상의 도전층(15)을 식각한다. 상기 식각공정은 상기 게이트절연막(13)을 식각장벽으로 사용하여 실시한다.
그 후, 희생산화공정을 실시하여 전공정에서 손상된 부분을 보상하고, 다시 전체적으로 산화공정을 실시하여 전표면에 산화막(27)을 형성한다.
다음, 상기 산화막(27)을 이온주입베리어로 사용하여 PMOS, NMOS 및 셀영역에 전체적으로 저농도의 불순물을 이온주입한다. (도 13참조)
그 후, 전체표면 상부에 질화막을 형성한 다음, 상기 질화막을 전면식각하여 상기 게이트전극 및 마스크절연막의 측벽에 질화막 스페이서(29)를 형성한다. 이때, 상기 질화막의 두께는 10 ∼ 40㎚로 형성하여 후속공정에서 콘택공정을 용이하게 실시할 수 있다. (도 14참조)
한편, 상기 반사방지막(19)은 상기 질화막의 전면식각공정시 과도식각공정을 실시하여 제거할 수도 있다.
본 발명에 따른 반도체소자의 제조방법은, 주변회로영역의 NMOS와 PMOS 트랜지스터의 게이트전극을 형성하는 공정에서 폴리머를 유발시켜 1차식각공정을 실시한 다음, 고농도의 불순물을 이온주입하고 상기 폴리머를 제거한 다음, 2차식각공정을 실시하여 게이트전극을 형성한 후, 셀영역의 게이트전극을 형성하고 저농도불순물을 전면적으로 이온주입하여 트랜지스터를 형성함으로써 후속공정에서 콘택으로 예정되는 부분의 공정마진을 확보하고 그에 따른 층간절연막의 층덮힘 특성을 향상시켜 반도체소자의 고집적화를 가능하게 하고, 정션 프로파일을 안정시키며, 폴리머의 CD를 조절하여 주변회로영역에서의 각각의 트랜지스터의 특성을 조절할 수 있는 동시에 공정시간을 단축할 수 있으며, 게이트전극을 2회에 걸친 식각공정으로 형성하여 주변회로영역과 셀영역 간에 게이트전극의 CD 바이어스를 0.01㎛이하로 감소시켜 트랜지스터의 특성을 정확하게 조절할 수 있는 이점이 있다.

Claims (5)

  1. 반도체기판의 셀영역 및 주변회로영역 상부에 게이트절연막, 도전층, 마스크절연막 및 반사방지막을 형성하는 공정과,
    상기 주변회로영역의 반사방지막 상부에 제1도전형MOS 트랜지스터영역의 접합영역으로 예정되는 부분을 노출시키는 제1감광막 패턴을 형성하는 공정과,
    상기 제1감광막 패턴을 식각마스크로 상기 반사방지막을 식각하되, 상기 제1감광막 패턴과 반사방지막의 측벽에 폴리머를 형성시키는 공정과,
    상기 제1감광막 패턴과 폴리머를 식각마스크로 사용하여 상기 마스크절연막과 도전층을 식각한 다음,제1도전형 고농도불순물을 이온주입하고 상기 폴리머를 제거하는 공정과,
    상기 제1감광막 패턴을 식각마스크로 사용하고, 상기 게이트절연막을 식각장벽으로 사용하여 상기 마스크절연막과 도전층을 식각하는 공정과,
    상기 제1감광막 패턴을 제거하는 공정과,
    전체표면 상부에 주변회로영역에서 제2도전형MOS 트랜지스터영역의 접합영역으로 예정되는 부분을 노출시키는 제2감광막 패턴을 형성하는 공정과,
    상기 제2감광막 패턴을 식각마스크로 상기 반사방지막을 식각하되, 상기 제1감광막 패턴과 반사방지막의 측벽에 폴리머를 형성시키는 공정과,
    상기 제2감광막 패턴과 폴리머를 식각마스크로 사용하여 상기 마스크절연막과 도전층을 식각한 다음,제2도전형 고농도불순물을 이온주입하고 상기 폴리머를 제거하는 공정과,
    상기 제2감광막 패턴을 식각마스크로 사용하고, 상기 게이트절연막을 식각장벽으로 사용하여 상기 마스크절연막과 도전층을 식각하는 공정과,
    상기 제2감광막 패턴을 제거하는 공정과,
    전체표면 상부에 셀영역에서 접합영역으로 예정되는 부분을 노출시키는 제3감광막 패턴을 형성하고, 상기 제3감광막 패턴을 식각마스크로 사용하여 상기 반사방지막과 마스크절연막을 식각하는 공정과,
    상기 제3감광막 패턴을 제거한 다음, 상기 반사방지막을 식각마스크로 사용하여 상기 도전층을 식각하는 동시에 상기 반사방지막을 제거하는 공정과,
    상기 구조를 산화시킨 후 저농도불순물을 전면적으로 이온주입하는 공정과,
    상기 도전층과 마스크절연막의 식각면에 절연막 스페이서를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 반도체소자의 제조방법으로 게이트전극의 CD 바이어스를 0.01㎛로 감소시키는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 폴리머는 고농도불순물을 이온주입하기 전에 제거하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 질화막 스페이서는 질화막을 10 ∼ 40㎚ 두께로 증착한 다음 전면식각공정으로 식각하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 반사방지막은 상기 질화막 스페이서를 형성하기 위한 전면식각공정시 과도식각공정을 실시하여 제거하는 것을 특징으로 하는 반도체소자의 제조방법.
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KR100720257B1 (ko) * 2005-12-30 2007-05-23 주식회사 하이닉스반도체 반도체소자의 트랜지스터 형성방법

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