KR100838397B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 리세스 게이트 및 비대칭 접합 영역을 갖는 반도체 소자 및 그 제조 방법에 관한 것으로서, 본 발명에 의한 반도체 소자는, 서로 이격되고 서로 단차를 갖는 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역은 상기 제2 영역보다 낮게 위치하고, 상기 제1 영역과 상기 제2 영역 사이에 리세스가 형성된 제3영역을 포함하는 반도체 기판; 상기 리세스 및 상기 기판의 일부 표면에 형성된 게이트 절연막 패턴; 상기 게이트 절연막 패턴 상에 형성되고 상기 리세스를 매립하면서 상기 반도체 기판의 표면 위로 돌출되는 게이트 패턴; 상기 제1 영역 및 상기 제2 영역의 반도체 기판 상부에 형성된 접합 영역; 및 상기 제2 영역의 상기 접합 영역 하부에 형성된 깊은 접합 영역을 포함하고, 상술한 본 발명에 의한 반도체 소자 및 그 제조방법은, 리세스 게이트 공정과 STAR 게이트 공정을 병행 실시하여 리세스 게이트 구조 및 비대칭 접합 영역을 갖는 반도체 소자를 제조하고 아울러 비대칭 접합 영역 중 표면의 높이가 더 높은 부분에 고에너지 이온주입을 실시하여 깊은 접합을 형성함으로써, 트랜지스터의 유효 채널 길이를 증가시키고 깊은 접합이 형성된 부분의 시트 저항을 감소시켜 트랜지스터의 구동 능력을 증가시킬 수 있다.
리세스 게이트, 비대칭 접합, STAR(STep gated Asymmetric Recess) 게이트

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도1은 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자를 나타내는 단면도.
도2a 내지 2g는 본 발명의 일실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 분리막
23 : 포토레지스트 패턴 24 : 리세스
25 : 게이트 패턴 26 : 포토레지스트 패턴
27 : 게이트 스페이서 C : 채널 영역
S : 소스 영역 D : 드레인 영역
D′: 깊은 드레인 영역
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 리세스 게이트(recess gate) 및 비대칭(asymmetric) 접합 영역을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소자를 구성하는 트랜지스터의 채널 길이도 급격히 감소하고 있고, 이에 따라 단채널 효과(short channel effect)에 의한 여러 가지 문제점들이 발생하여 소자 특성을 저하시키고 있다. 따라서, 최근 반도체 공정에서는 이러한 문제점을 해결하기 위하여 다양한 기술들이 제안되고 있고, 그 일례로는 리세스 게이트 구조, STAR(STep gated Asymmetric Recess) 구조 등이 있다.
STAR 구조에서는 반도체 기판에 계단형 프로파일을 형성하고 이 계단형 프로파일 상에 게이트 패턴을 형성하여 게이트 패턴의 양쪽이 비대칭적으로 배치되게 한다. 이러한 STAR 구조에서는 채널이 계단형 프로파일을 따라 형성되므로 트랜지스터의 유효 채널 길이가 증가될 수 있다. 그러나, STAR 구조의 특성상 계단형 프로파일의 단차에는 한계가 존재하므로 유효 채널 길이를 증가시키는 것이 제한적이다.
한편, 리세스 게이트 구조에서는 반도체 기판의 활성 영역을 소정 깊이 식각하여 형성된 리세스 상에 게이트 패턴을 형성함으로써 트랜지스터의 유효 채널 길이를 증가시킨다.
도1은 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자를 나타내는 단면도이다.
도1에 도시된 바와 같이, 종래 기술에 따른 반도체 소자는, 소자 분리막(12) 및 리세스(13)가 형성된 반도체 기판(11)과, 리세스(13) 및 반도체 기판(11)의 일부 표면을 따라 형성된 게이트 절연막 패턴(미도시됨)과, 리세스(13)를 매립하면서 게이트 절연막 패턴 상에 형성된 게이트 패턴(14)과, 게이트 패턴 측벽의 게이트 스페이서(15)를 포함한다. 이때, 게이트 패턴(14)은 폴리실리콘 전극(14a), 텅스텐 실리사이드 전극(14b) 및 게이트 하드마스크 질화막(14c)이 순차적으로 적층된 구조를 갖는다. 게이트 패턴(14) 양측 하부의 반도체 기판(11)에는 소스/드레인 이온주입에 의한 소스 영역(S) 및 드레인 영역(D)이 형성되어 있다.
이러한 리세스 게이트 구조에서는, 채널이 리세스 둘레를 따라 형성되므로 유효 채널 길이를 증가시킬 수 있으나, 소스/드레인 영역의 시트 저항(sheet resistance) 증가로 인해 트랜지스터의 구동 능력이 감소하는 문제점이 발생한다.
이러한 문제점을 해결하기 위하여, 현재 리세스 게이트 공정에서는 고에너지 이온주입(high energy implant)을 실시하여 깊은(deep) 소스/드레인 영역을 형성함으로써 시트 저항을 감소시키고 있다. 그러나, 깊은 소스/드레인 영역은 펀치 쓰루(punch through) 현상의 원인이 되는 등 단채널 효과를 유발한다.
따라서, 상기한 문제점을 해결하여 트랜지스터의 유효 채널 길이 및 트랜지스터의 구동 능력을 동시에 확보할 수 있는 소자의 제조 기술이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리세스 게이트 공정과 STAR 게이트 공정을 병행 실시하여 리세스 게이트 구조 및 비대칭 접합 영역을 갖는 반도체 소자를 제조하고 아울러 비대칭 접합 영역 중 표면의 높이가 더 높은 부분에 고에너지 이온주입을 실시하여 깊은 접합을 형성함으로써, 트랜지스터의 유효 채널 길이를 증가시키고 깊은 접합이 형성된 부분의 시트 저항을 감소시켜 트랜지스터의 구동 능력을 증가시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자는, 서로 이격되고 서로 단차를 갖는 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역은 상기 제2 영역보다 낮게 위치하고, 상기 제1 영역과 상기 제2 영역 사이에 리세스가 형성된 제3영역을 포함하는 반도체 기판; 상기 리세스 및 상기 기판의 일부 표면에 형성된 게이트 절연막 패턴; 상기 게이트 절연막 패턴 상에 형성되고 상기 리세스를 매립하면서 상기 반도체 기판의 표면 위로 돌출되는 게이트 패턴; 상기 제1 영역 및 상기 제2 영역의 반도체 기판 상부에 형성된 접합 영역; 및 상기 제2 영역의 상기 접합 영역 하부에 형성된 깊은 접합 영역을 포함한다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은, 반도체 기판의 일부를 제거하여 단차를 갖는 계단형 프로파일을 형성하는 단계; 상기 계단형 프로파일과 중첩되는 게이트 패턴이 형성될 영역의 상기 반도체 기판을 소정 깊이 식각하여 리세스를 형성함으로써, 상기 반도체 기판을 상기 리세스가 형성된 제3 영역과 상기 제3 영역 양측의 상기 단차를 갖는 제1 영역 및 제2 영역으로 구분하되, 상기 제1 영역이 상기 제2 영역보다 낮게 위치하는 단계; 상기 반도체 기판의 전면에 채널 이온주입을 수행하는 단계; 상기 반도체 기판 상에 상기 리세스를 매립하면서 상기 반도체 기판의 표면위로 돌출되는 상기 게이트 패턴을 형성하는 단계; 소스/드레인 이온주입을 수행하여 상기 제1 영역 및 상기 제2 영역의 반도체 기판 상부에 접합 영역을 형성하는 단계; 및 상기 제2 영역의 상기 접합 영역 하부에 깊은 접합 영역을 형성하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 또다른 반도체 소자의 제조 방법은, 반도체 기판을 소정 깊이 식각하여 리세스를 형성하고, 상기 반도체 기판을 상기 리세스가 형성된 제3 영역과 상기 제3 영역 양측의 제1 영역 및 제2 영역으로 구분하는 단계; 상기 제1 영역 및 상기 제2 영역의 상기 반도체 기판이 서로 단차를 갖도록 상기 제1 영역의 상기 반도체 기판 일부를 제거하는 단계; 상기 반도체 기판의 전면에 채널 이온주입을 수행하는 단계; 상기 반도체 기판 상에 상기 리세스를 매립하면서 상기 반도체 기판의 표면위로 돌출되는 게이트 패턴을 형성하는 단계; 소스/드레인 이온주입을 수행하여 상기 제1 영역 및 상기 제2 영역의 반도체 기판 상부에 접합 영역을 형성하는 단계; 및 상기 제2 영역의 상기 접합 영역 하부에 깊은 접합 영역을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 2g는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도2a에 도시된 바와 같이, 반도체 기판(21)에 소자 분리막(22)을 형성하여 활성 영역을 한정한다.
도2b에 도시된 바와 같이, 공지의 STAR(STep gated Asymmetry Recess) 마스크를 이용하는 사진식각공정으로 반도체 기판(21)의 활성 영역 일부 및 그에 인접한 소자 분리막(22)의 일부를 식각하여 단차(d1)를 갖는 계단형 프로파일을 형성한다.
이러한 계단형 프로파일 형성 공정은, 종래의 STAR 게이트 공정에서는 유효 채널 길이를 제한적으로 증가시키기 위한 것이 주목적이었나, 본 발명의 반도체 소자 제조 공정에서는 이에 더하여 비대칭 접합 영역을 형성하기 위한 것이 주목적이다. 또한, 종래의 STAR 게이트 공정에서는 계단형 프로파일을 형성한 후 연속하여 이 계단형 프로파일과 중첩되는 게이트 패턴을 형성하지만, 본 발명의 반도체 소자 제조 공정에서는 유효 채널 길이를 더욱 증가시키기 위해 계단형 프로파일을 형성한 후 후속 게이트 패턴이 형성될 영역을 식각하여 리세스를 형성하는 공정을 더 수행한다.
도2c에 도시된 바와 같이, 계단형 프로파일이 형성된 반도체 기판(21) 상에 후속 계단형 프로파일과 중첩되는 게이트 패턴이 형성될 부분을 노출시키는 포토레지스트 패턴(23)을 형성한 후, 포토레지스트 패턴(23)을 식각 마스크로 노출된 반 도체 기판(21)을 식각하여 리세스(24)를 형성한다. 이때, 반도체 기판(21)의 식각은 일정한 두께로 수행되므로, 계단형 프로파일이 리세스(24) 형성을 위한 식각 공정에 반영되어 도2c와 같이 계단형 프로파일에 유사한 프로파일을 갖는 리세스(24)가 형성된다.
도2d에 도시된 바와 같이, 포토레지스트 패턴(23)을 제거한다. 그 결과, 반도체 기판(21)의 활성 영역은 상부 표면의 높이가 서로 다른(즉, 단차(d1)를 갖는) 제1 영역 및 제2 영역과, 제1 영역 및 제2 영역 사이의 리세스(24)가 형성된 제3 영역으로 구분할 수 있다.
이어서, 반도체 기판(21)의 전면에 채널 이온주입(channel implant)을 실시하여 반도체 기판(21)의 활성 영역 상부 특히, 리세스(24)의 둘레를 따라 채널 영역(C)을 형성한다.
도2e에 도시된 바와 같이, 리세스(24) 및 반도체 기판(21)의 일부 표면상에 게이트 절연막 패턴(미도시됨)을 형성한 후, 게이트 절연막 패턴 상에 리세스(24)를 매립하는 게이트 패턴(25)을 형성한다. 게이트 패턴(25)은 예를 들어 폴리실리콘 전극(25a), 텅스텐 실리사이드 전극(25b) 및 게이트 하드마스크 질화막(25c)이 순차적으로 적층된 구조를 가질 수 있다.
이어서, 게이트 패턴(25) 사이의 반도체 기판(21)에 소스/드레인 이온주입을 실시하여 제1 영역 및 제2 영역의 반도체 기판(21) 상부에 접합 영역을 형성한다. 이때, 전술한 바와 같이 제1 영역 및 제2 영역의 반도체 기판(21) 상부 표면은 단차(d1)를 가지므로 접합 영역은 비대칭 구조를 갖게 된다. 본 명세서에서는 일례로 서, 이러한 비대칭 접합 영역 중에서 제1 영역에 형성된 접합을 소스 영역(S)이라 하고, 제2 영역에 형성된 접합을 드레인 영역(D)이라 한다. 그 결과, 드레인 영역(D)이 소스 영역(S)보다 높게 위치하므로 후속 공정으로 드레인 영역(D)에 고에너지 이온주입을 실시하여 깊은 드레인 영역을 형성하더라도 펀치 쓰루 등의 단채널 효과를 최소화할 수 있다.
도2f에 도시된 바와 같이, 게이트 패턴(25)을 포함하는 결과물의 전체 구조 상부에 소스 영역(S)은 덮고 드레인 영역(D)만 노출시키는 포토레지스트 패턴(26)을 형성한 후, 포토레지스트 패턴(26)을 이온주입 마스크로 드레인 영역(D)에 고에너지 이온주입을 실시하여 드레인 영역(D) 하부에 깊은 드레인 영역(D′)을 형성한다. 따라서, 최종적인 드레인 영역(D, D′)의 시트 저항이 감소되기 때문에 소자의 구동능력을 향상시킬 수 있다.
도2g에 도시된 바와 같이, 포토레지스트 패턴(26)을 제거한 후, 게이트 패턴(25) 측벽에 게이트 스페이서(27)를 형성함으로써, 본 발명의 일실시예에 따른 반도체 소자가 제조된다. 이하, 도2g를 참조하여 본 발명의 일실시예에 따른 반도체 소자를 설명하기로 한다.
도2g는 본 발명의 일실시예에 따른 반도체 소자의 단면도이다.
도2g에 도시된 바와 같이, 소자 분리막(22)에 의해 한정된 반도체 기판(21)의 활성 영역은 상부 표면의 높이가 서로 다른(즉, 단차(d1)를 갖는) 제1 영역 및 제2 영역과, 제1 영역 및 제2 영역 사이의 리세스(24)가 형성된 제3 영역으로 구분 된다. 이때, 리세스(24)는 제1 영역 및 제2 영역 사이의 단차(d1)를 반영하여 형성되며, 예를 들어 계단형과 유사한 프로파일을 가질 수도 있다.
이 리세스(24) 및 반도체 기판(21)의 일부 표면 상에는 게이트 절연막 패턴(미도시됨)이 배치되고, 게이트 절연막 패턴 상에 리세스(24)를 매립하는 게이트 패턴(25)이 배치된다. 게이트 패턴(25)은 예를 들어, 폴리실리콘 전극(25a), 텅스텐 실리사이드 전극(25b) 및 게이트 하드마스크 질화막(25c)이 순차적으로 적층된 구조를 갖는다. 이 게이트 패턴(25) 측벽에는 게이트 스페이서(27)가 배치된다.
제1 영역의 반도체 기판(21) 상부에는 소스 영역(S)이 배치되고, 제2 영역의 반도체 기판(21) 상부에는 드레인 영역(D)이 배치되며, 제3 영역의 리세스(24)의 둘레를 따라 채널 영역(C)이 배치된다. 특히, 제2 영역의 드레인 영역(D) 하부에는 깊은 드레인 영역(D′)이 더 배치된다.
즉, 본 발명의 일실시예에 따른 반도체 소자는 리세스 게이트 구조 및 비대칭 접합 영역을 갖고 있으며, 특히 비대칭 접합 영역 중 더 높이 위치하는 드레인 영역 하부에 깊은 드레인 영역을 추가적으로 형성할 수 있으므로, 유효 채널 길이 및 구동 능력의 확보가 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들어, 본 발명의 일실시예에서는 비대칭 접합 영역 중 반도체 기판의 상부 표면이 높은 부분에 형성된 접합 영역을 드레인 영역으로 하고 상부 표면이 낮은 부분에 형성된 접합 영역을 소스 영역으로 하고 있으나, 이와 반대로 비대칭 접합 영역 중 반도체 기판의 상부 표면이 높은 부분에 형성된 접합 영역을 소스 영역으로 하고 상부 표면이 낮은 부분에 형성된 접합 영역을 드레인 영역으로 할 수 있다.
또한, 본 발명의 일실시예에서는 STAR 게이트 구조를 위한 계단형 프로파일 형성 공정(도2b 참조)을 먼저 수행하고 리세스 게이트 구조를 위한 리세스 형성 공정(도2c)를 나중에 수행하나, 이와 반대로 리세스 게이트 구조를 위한 리세스 형성 공정을 먼저 수행하고 STAR 게이트 구조를 위한 계단형 프로파일 형성 공정을 나중에 수행하여도 무방하다. 단, 리세스 형성이 먼저 수행되기 때문에 리세스는 계단형이 아닌 일반적인 리세스 프로파일(예를 들어, 수직 프로파일)을 갖게 된다.
상술한 본 발명에 의한 반도체 소자 및 그 제조방법은, 리세스 게이트 공정과 STAR 게이트 공정을 병행 실시하여 리세스 게이트 구조 및 비대칭 접합 영역을 갖는 반도체 소자를 제조하고 아울러 비대칭 접합 영역 중 표면의 높이가 더 높은 부분에 고에너지 이온주입을 실시하여 깊은 접합을 형성함으로써, 트랜지스터의 유효 채널 길이를 증가시키고 깊은 접합이 형성된 부분의 시트 저항을 감소시켜 트랜지스터의 구동 능력을 증가시킬 수 있다.

Claims (25)

  1. 서로 이격되고 서로 단차를 갖는 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역은 상기 제2 영역보다 낮게 위치하고, 상기 제1 영역과 상기 제2 영역 사이에 리세스가 형성된 제3영역을 포함하는 반도체 기판;
    상기 리세스 및 상기 기판의 일부 표면에 형성된 게이트 절연막 패턴;
    상기 게이트 절연막 패턴 상에 형성되고 상기 리세스를 매립하면서 상기 반도체 기판의 표면 위로 돌출되는 게이트 패턴;
    상기 제1 영역 및 상기 제2 영역의 반도체 기판 상부에 형성된 접합 영역; 및
    상기 제2 영역의 상기 접합 영역 하부에 형성된 깊은 접합 영역
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 리세스는 상기 제1 영역 및 상기 제2 영역 사이의 단차를 반영하여 형성되는
    반도체 소자.
  3. 제2항에 있어서,
    상기 리세스는 상기 제2 영역에 인접하는 부분이 실질적으로 계단형 프로파일을 갖는
    반도체 소자.
  4. 제1항에 있어서,
    상기 리세스는 실질적으로 수직 프로파일을 갖는
    반도체 소자.
  5. 제1항에 있어서,
    상기 제1 영역의 상기 접합 영역은 소스 영역이고 상기 제2 영역의 상기 접합 영역은 드레인 영역인
    반도체 소자.
  6. 제5항에 있어서,
    상기 제2 영역의 상기 깊은 접합 영역은 깊은 드레인 영역인
    반도체 소자.
  7. 제1항에 있어서,
    상기 게이트 패턴은 폴리실리콘 전극, 텅스텐 실리사이드 전극 및 게이트 하드마스크 질화막이 적층된 구조를 갖는
    반도체 소자.
  8. 제1항에 있어서,
    상기 리세스의 둘레를 따라 형성된 채널 영역
    을 더 포함하는 반도체 소자.
  9. 제1항에 있어서,
    상기 게이트 패턴 측벽에 형성된 게이트 스페이서
    를 더 포함하는 반도체 소자.
  10. 반도체 기판의 일부를 제거하여 단차를 갖는 계단형 프로파일을 형성하는 단계;
    상기 계단형 프로파일과 중첩되는 게이트 패턴이 형성될 영역의 상기 반도체 기판을 소정 깊이 식각하여 리세스를 형성함으로써, 상기 반도체 기판을 상기 리세스가 형성된 제3 영역과 상기 제3 영역 양측의 상기 단차를 갖는 제1 영역 및 제2 영역으로 구분하되, 상기 제1 영역이 상기 제2 영역보다 낮게 위치하는 단계;
    상기 반도체 기판의 전면에 채널 이온주입을 수행하는 단계;
    상기 반도체 기판 상에 상기 리세스를 매립하면서 상기 반도체 기판의 표면위로 돌출되는 상기 게이트 패턴을 형성하는 단계;
    소스/드레인 이온주입을 수행하여 상기 제1 영역 및 상기 제2 영역의 반도체 기판 상부에 접합 영역을 형성하는 단계; 및
    상기 제2 영역의 상기 접합 영역 하부에 깊은 접합 영역을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  11. 삭제
  12. 제10항에 있어서,
    상기 제1 영역의 상기 접합 영역은 소스 영역이고 상기 제2 영역의 상기 접 합 영역은 드레인 영역인
    반도체 소자의 제조 방법.
  13. 제10항에 있어서,
    상기 제1 영역의 상기 접합 영역은 소스 영역이고 상기 제2 영역의 상기 접합 영역은 드레인 영역이고,
    상기 제2 영역의 상기 깊은 접합 영역은 깊은 드레인 영역인
    반도체 소자의 제조 방법.
  14. 제10항에 있어서,
    상기 깊은 접합 영역은 고에너지 이온주입에 의해 수행되는
    반도체 소자의 제조 방법.
  15. 제10항에 있어서,
    상기 게이트 패턴은 폴리실리콘 전극, 텅스텐 실리사이드 전극 및 게이트 하드마스크 질화막이 적층된 구조를 갖는
    반도체 소자의 제조 방법.
  16. 제10항에 있어서,
    상기 접합 영역 형성 단계 후에,
    상기 게이트 패턴의 측벽에 게이트 스페이서를 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  17. 제10항에 있어서,
    상기 리세스는 상기 계단형 프로파일과 유사한 프로파일을 갖는
    반도체 소자의 제조 방법.
  18. 반도체 기판을 소정 깊이 식각하여 리세스를 형성하고, 상기 반도체 기판을 상기 리세스가 형성된 제3 영역과 상기 제3 영역 양측의 제1 영역 및 제2 영역으로 구분하는 단계;
    상기 제1 영역 및 상기 제2 영역의 상기 반도체 기판이 서로 단차를 갖도록 상기 제1 영역의 상기 반도체 기판 일부를 제거하는 단계;
    상기 반도체 기판의 전면에 채널 이온주입을 수행하는 단계;
    상기 반도체 기판 상에 상기 리세스를 매립하면서 상기 반도체 기판의 표면위로 돌출되는 게이트 패턴을 형성하는 단계;
    소스/드레인 이온주입을 수행하여 상기 제1 영역 및 상기 제2 영역의 반도체 기판 상부에 접합 영역을 형성하는 단계; 및
    상기 제2 영역의 상기 접합 영역 하부에 깊은 접합 영역을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  19. 삭제
  20. 제18항에 있어서,
    상기 제1 영역의 상기 접합 영역은 소스 영역이고 상기 제2 영역의 상기 접합 영역은 드레인 영역인
    반도체 소자의 제조 방법.
  21. 제18항에 있어서,
    상기 제1 영역의 상기 접합 영역은 소스 영역이고 상기 제2 영역의 상기 접합 영역은 드레인 영역이고,
    상기 제2 영역의 상기 깊은 접합 영역은 깊은 드레인 영역인
    반도체 소자의 제조 방법.
  22. 제18항에 있어서,
    상기 깊은 접합 영역은 고에너지 이온주입에 의해 형성되는
    반도체 소자의 제조 방법.
  23. 제18항에 있어서,
    상기 게이트 패턴은 폴리실리콘 전극, 텅스텐 실리사이드 전극 및 게이트 하드마스크 질화막이 적층된 구조를 갖는
    반도체 소자의 제조 방법.
  24. 제18항에 있어서,
    상기 접합 영역 형성 단계 후에,
    상기 게이트 패턴의 측벽에 게이트 스페이서를 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  25. 제18항에 있어서,
    상기 리세스는 실질적으로 수직 프로파일을 갖는
    반도체 소자의 제조 방법.
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