JPH09135008A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09135008A JPH09135008A JP7289572A JP28957295A JPH09135008A JP H09135008 A JPH09135008 A JP H09135008A JP 7289572 A JP7289572 A JP 7289572A JP 28957295 A JP28957295 A JP 28957295A JP H09135008 A JPH09135008 A JP H09135008A
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Abstract
(57)【要約】
【課題】 ＥＥＰＲＯＭと高速論理ＬＳＩを１チップに
混載した半導体装置において、信頼性を維持しつつ、高
速動作、微細化を実現する。 【解決手段】 メモリセルのトンネル酸化膜の膜厚ａ、
高速論理ＣＭＯＳのゲート酸化膜の膜厚ｂの関係が、 ａ≧ｂ となることを特徴とする半導体装置の構造を用いる。
混載した半導体装置において、信頼性を維持しつつ、高
速動作、微細化を実現する。 【解決手段】 メモリセルのトンネル酸化膜の膜厚ａ、
高速論理ＣＭＯＳのゲート酸化膜の膜厚ｂの関係が、 ａ≧ｂ となることを特徴とする半導体装置の構造を用いる。
Description
【０００１】
【発明の属する技術分野】高速論理ＬＳＩとトンネル現
象を利用する不揮発性半導体記憶装置とを１チップ化し
た半導体装置に関するものである。
象を利用する不揮発性半導体記憶装置とを１チップ化し
た半導体装置に関するものである。
【０００２】
【従来の技術】電気的に記憶情報の消去、再書込みが可
能な不揮発性メモリセルとしてＥＥＰＲＯＭ（electric
ally erasable and programmable ROM) が知られてい
る。ＥＥＰＲＯＭはメモリに蓄えられた電荷により情報
を記憶するが、書込みや消去時の電荷の移動にはトンネ
ル現象が利用され、基板上の薄いトンネル絶縁膜を介し
たトンネル電流によって、浮遊ゲートと電子のやりとり
が行われる。図７は１層Ｐｏｌｙ構造のＥＥＰＲＯＭと
高速論理ＬＳＩとの１ｃｈｉｐ上に形成した半導体装置
の断面図を示したものである。
能な不揮発性メモリセルとしてＥＥＰＲＯＭ（electric
ally erasable and programmable ROM) が知られてい
る。ＥＥＰＲＯＭはメモリに蓄えられた電荷により情報
を記憶するが、書込みや消去時の電荷の移動にはトンネ
ル現象が利用され、基板上の薄いトンネル絶縁膜を介し
たトンネル電流によって、浮遊ゲートと電子のやりとり
が行われる。図７は１層Ｐｏｌｙ構造のＥＥＰＲＯＭと
高速論理ＬＳＩとの１ｃｈｉｐ上に形成した半導体装置
の断面図を示したものである。
【０００３】図７に示すように、１層Ｐｏｌｙ構造のＥ
ＥＰＲＯＭはメモリセルとして記憶トランジスタ７０２
と選択トランジスタ７０３の計２つのトランジスタで構
成されている。このうち記憶トランジスタ７０２は電子
を浮遊ゲート７０６に蓄積／欠乏させることによりトラ
ンジスタの閾値をエンハンスメン(enhancement) とデプ
リーション(depletion) 型に変化させる。上記２態の閾
値を読み出すことでメモリセルの情報の有／無を判断す
ることになる。一方、選択トランジスタ７０３は選択さ
れたセルと選択されていないセルとの干渉を断ち切る為
に使用されるもので、書き換え及び読み出し時に起こる
干渉を遮断する。選択トランジスタ７０３を抜きに記憶
トランジスタ７０２の動作を説明すると、書き込み時
（電子の注入）はトンネル領域下拡散層７０７に０Ｖ、
制御ゲート７０８にＶPPを印加することで浮遊ゲート７
０６に電子が注入される。また、消去時（電子の放出）
はこれと逆でトンネル領域下拡散層７０７にＶPP、制御
ゲート７０８に０Ｖを印加することで電子を浮遊ゲート
からトンネル領域下拡散層に引き抜く。さらに読み出し
は、制御ゲート７０８に０Ｖ、ソースに７０９に０Ｖ、
ドレイン７００に約１Ｖを印加し、記憶トランジスタ７
０２のチャネル電流を見て、情報の有／無を判断する。
また、高速論理ＬＳＩは半導体基板７０１上のＥＥＰＲ
ＯＭ部と素子分離絶縁膜７１０によってＥＥＰＲＯＭ領
域とそれぞれ分離されて形成されたＰ−ｗｅｌｌ７１１
中にＮＭＯＳ、Ｎ−ｗｅｌｌ７１２中にＰＭＯＳが形成
されている。
ＥＰＲＯＭはメモリセルとして記憶トランジスタ７０２
と選択トランジスタ７０３の計２つのトランジスタで構
成されている。このうち記憶トランジスタ７０２は電子
を浮遊ゲート７０６に蓄積／欠乏させることによりトラ
ンジスタの閾値をエンハンスメン(enhancement) とデプ
リーション(depletion) 型に変化させる。上記２態の閾
値を読み出すことでメモリセルの情報の有／無を判断す
ることになる。一方、選択トランジスタ７０３は選択さ
れたセルと選択されていないセルとの干渉を断ち切る為
に使用されるもので、書き換え及び読み出し時に起こる
干渉を遮断する。選択トランジスタ７０３を抜きに記憶
トランジスタ７０２の動作を説明すると、書き込み時
（電子の注入）はトンネル領域下拡散層７０７に０Ｖ、
制御ゲート７０８にＶPPを印加することで浮遊ゲート７
０６に電子が注入される。また、消去時（電子の放出）
はこれと逆でトンネル領域下拡散層７０７にＶPP、制御
ゲート７０８に０Ｖを印加することで電子を浮遊ゲート
からトンネル領域下拡散層に引き抜く。さらに読み出し
は、制御ゲート７０８に０Ｖ、ソースに７０９に０Ｖ、
ドレイン７００に約１Ｖを印加し、記憶トランジスタ７
０２のチャネル電流を見て、情報の有／無を判断する。
また、高速論理ＬＳＩは半導体基板７０１上のＥＥＰＲ
ＯＭ部と素子分離絶縁膜７１０によってＥＥＰＲＯＭ領
域とそれぞれ分離されて形成されたＰ−ｗｅｌｌ７１１
中にＮＭＯＳ、Ｎ−ｗｅｌｌ７１２中にＰＭＯＳが形成
されている。
【０００４】従来の製造方法を図８（ａ）乃至（ｂ）を
用いて説明する。半導体基板８０１に素子分離絶縁膜８
０２を形成後、基板を熱酸化して厚い酸化膜８０３を約
３０ｎｍ形成し高速論理ＬＳＩ領域を開孔させるフォト
レジスト８０４塗布する。（図８（ａ）） 次に、通常の写真蝕刻を用いて、高速論理ＬＳＩ（ＣＭ
ＯＳ）領域を基板８０１が露出するまでエッチングす
る。熱酸化によって、ＣＭＯＳのゲート酸化膜８０５を
約１１ｎｍ形成する。このとき、酸化膜８０３の膜厚も
厚さを増す（８０３ａ）が、半導体基板８０１から成長
させるのではないため、膜厚の増加分は約５ｎｍとな
る。続いてトンネル酸化膜領域を開孔させるフォトレジ
スト８０６を塗布する。（図８（ｂ）） 次に、通常の写真蝕刻を用いて、トンネル酸化膜領域を
基板８０１が露出するまでエッチングする。熱酸化によ
って、トンネル酸化膜８０７を約９ｎｍ形成する。この
とき酸化膜４１３ａとＣＭＯＳゲート酸化膜８０５の膜
厚も厚さを増す（８０３ｂ、８０５ａ）が、膜厚増加分
はそれぞれ約３ｎｍ、約４ｎｍである。続いてＬＰＣＶ
Ｄ法（減圧ＣＶＤ法）等により、ゲート電極８０８を形
成後、トランジスタ形成用フォトレジスト８０９を用い
てＥＥＰＲＯＭとＣＭＯＳを形成する。上記の手順によ
り製造された１層Ｐｏｌｙ構造ＥＥＰＲＯＭと高速論理
ＬＳＩが混載した半導体装置において、トンネル酸化膜
８０７、ＣＭＯＳゲート酸化膜８０５ａの膜厚はそれぞ
れ９ｎｍ、１５ｎｍとなる。（図８（ｃ）） 図９にフラッシュＥＥＰＲＯＭと高速論理ＬＳＩとの１
ｃｈｉｐ上に形成した半導体装置の断面図を示す。記憶
トランジスタ９０２は２層ゲート構造となっており、書
込み時（電子の注入）はソース領域９０６に０Ｖ、ドレ
イン領域に８Ｖ、制御ゲート９０７にＶPPを印加するこ
とで浮遊ゲート９０８に電子が注入される。また、消去
時（電子の放出）はこれと逆でソース領域９０６にＶP
P、制御ゲート９０７に０Ｖを印加することで電子を浮
遊ゲート９０８からソース領域９０６に引き抜く。さら
に読み出しは、制御ゲート９０７に５Ｖ、ソース領域に
９０６に０Ｖ、ドレイン領域９０５に約１Ｖを印加し、
記憶トランジスタ９０２のチャネル電流を見て、情報の
有／無を判断する。また、高速論理ＬＳＩは半導体基板
９０１上のＥＥＰＲＯＭ部と素子分離絶縁膜９０９によ
ってＥＥＰＥＯＭ領域とそれぞれ分離されて形成された
Ｐ−ｗｅｌｌ９１０中にＮＭＯＳ９０３、Ｎ−ｗｅｌｌ
９１１中にＰＭＯＳ９０４が形成されている。
用いて説明する。半導体基板８０１に素子分離絶縁膜８
０２を形成後、基板を熱酸化して厚い酸化膜８０３を約
３０ｎｍ形成し高速論理ＬＳＩ領域を開孔させるフォト
レジスト８０４塗布する。（図８（ａ）） 次に、通常の写真蝕刻を用いて、高速論理ＬＳＩ（ＣＭ
ＯＳ）領域を基板８０１が露出するまでエッチングす
る。熱酸化によって、ＣＭＯＳのゲート酸化膜８０５を
約１１ｎｍ形成する。このとき、酸化膜８０３の膜厚も
厚さを増す（８０３ａ）が、半導体基板８０１から成長
させるのではないため、膜厚の増加分は約５ｎｍとな
る。続いてトンネル酸化膜領域を開孔させるフォトレジ
スト８０６を塗布する。（図８（ｂ）） 次に、通常の写真蝕刻を用いて、トンネル酸化膜領域を
基板８０１が露出するまでエッチングする。熱酸化によ
って、トンネル酸化膜８０７を約９ｎｍ形成する。この
とき酸化膜４１３ａとＣＭＯＳゲート酸化膜８０５の膜
厚も厚さを増す（８０３ｂ、８０５ａ）が、膜厚増加分
はそれぞれ約３ｎｍ、約４ｎｍである。続いてＬＰＣＶ
Ｄ法（減圧ＣＶＤ法）等により、ゲート電極８０８を形
成後、トランジスタ形成用フォトレジスト８０９を用い
てＥＥＰＲＯＭとＣＭＯＳを形成する。上記の手順によ
り製造された１層Ｐｏｌｙ構造ＥＥＰＲＯＭと高速論理
ＬＳＩが混載した半導体装置において、トンネル酸化膜
８０７、ＣＭＯＳゲート酸化膜８０５ａの膜厚はそれぞ
れ９ｎｍ、１５ｎｍとなる。（図８（ｃ）） 図９にフラッシュＥＥＰＲＯＭと高速論理ＬＳＩとの１
ｃｈｉｐ上に形成した半導体装置の断面図を示す。記憶
トランジスタ９０２は２層ゲート構造となっており、書
込み時（電子の注入）はソース領域９０６に０Ｖ、ドレ
イン領域に８Ｖ、制御ゲート９０７にＶPPを印加するこ
とで浮遊ゲート９０８に電子が注入される。また、消去
時（電子の放出）はこれと逆でソース領域９０６にＶP
P、制御ゲート９０７に０Ｖを印加することで電子を浮
遊ゲート９０８からソース領域９０６に引き抜く。さら
に読み出しは、制御ゲート９０７に５Ｖ、ソース領域に
９０６に０Ｖ、ドレイン領域９０５に約１Ｖを印加し、
記憶トランジスタ９０２のチャネル電流を見て、情報の
有／無を判断する。また、高速論理ＬＳＩは半導体基板
９０１上のＥＥＰＲＯＭ部と素子分離絶縁膜９０９によ
ってＥＥＰＥＯＭ領域とそれぞれ分離されて形成された
Ｐ−ｗｅｌｌ９１０中にＮＭＯＳ９０３、Ｎ−ｗｅｌｌ
９１１中にＰＭＯＳ９０４が形成されている。
【０００５】トンネル酸化膜７１４（図９の場合は９１
２）の膜厚は厚くなれば、書き換えがしにくくなり、薄
くなれば書き換えは有利になる。しかし、薄くしすぎる
とＥＥＰＯＲＯＭの最も重要な信頼性項目である電荷保
持特性を悪化させることになるので、膜厚の上限、下限
はかなり厳しい制限を受ける。一方、高速論理ＣＭＯＳ
のゲート酸化膜７１３（図９の場合は９１３）の膜厚の
下限はゲート酸化膜にかかる電界で決定される。これら
ＣＭＯＳは５Ｖ電源にて動作するためゲート酸化膜７１
３（図９の場合は９１３）の膜厚はトランジスタの信頼
性を考慮し、十分な耐圧が得られるように決められてい
た。この結果、ＥＥＰＲＯＭのトンネル酸化膜の膜厚
ａ、周辺ＣＭＯＳのゲート酸化膜の膜厚ｂとすると、 ａ＜ｂ・・・（１） なるよう形成していた。
２）の膜厚は厚くなれば、書き換えがしにくくなり、薄
くなれば書き換えは有利になる。しかし、薄くしすぎる
とＥＥＰＯＲＯＭの最も重要な信頼性項目である電荷保
持特性を悪化させることになるので、膜厚の上限、下限
はかなり厳しい制限を受ける。一方、高速論理ＣＭＯＳ
のゲート酸化膜７１３（図９の場合は９１３）の膜厚の
下限はゲート酸化膜にかかる電界で決定される。これら
ＣＭＯＳは５Ｖ電源にて動作するためゲート酸化膜７１
３（図９の場合は９１３）の膜厚はトランジスタの信頼
性を考慮し、十分な耐圧が得られるように決められてい
た。この結果、ＥＥＰＲＯＭのトンネル酸化膜の膜厚
ａ、周辺ＣＭＯＳのゲート酸化膜の膜厚ｂとすると、 ａ＜ｂ・・・（１） なるよう形成していた。
【０００６】低消費電力化にともない、高速論理ＬＳＩ
（ＣＭＯＳ部）の電源電圧は低電圧化の方向にある。例
えば電源電圧が３Ｖの場合、トランジスタのゲート酸化
膜の膜厚は約６ｎｍ程度まで薄くすることが可能であ
る。一方、トンネル酸化膜の膜厚に関しては前記理由に
より、適切な膜厚（１層Ｐｏｌｙ構造ＥＥＰＲＯＭの場
合約８ｎｍ以上）が必要である。しかしながら、従来の
ＥＥＰＲＯＭと高速論理ＬＳＩとが１チップ上に形成さ
れた半導体装置の構造では前記（１）式の関係が成立
し、高速論理ＬＳＩ（ＣＭＯＳ）トランジスタのゲート
酸化膜の膜厚は必要以上に厚いものとなっていた。これ
については、以下のような問題が生じる。
（ＣＭＯＳ部）の電源電圧は低電圧化の方向にある。例
えば電源電圧が３Ｖの場合、トランジスタのゲート酸化
膜の膜厚は約６ｎｍ程度まで薄くすることが可能であ
る。一方、トンネル酸化膜の膜厚に関しては前記理由に
より、適切な膜厚（１層Ｐｏｌｙ構造ＥＥＰＲＯＭの場
合約８ｎｍ以上）が必要である。しかしながら、従来の
ＥＥＰＲＯＭと高速論理ＬＳＩとが１チップ上に形成さ
れた半導体装置の構造では前記（１）式の関係が成立
し、高速論理ＬＳＩ（ＣＭＯＳ）トランジスタのゲート
酸化膜の膜厚は必要以上に厚いものとなっていた。これ
については、以下のような問題が生じる。
【０００７】第１の問題として、動作速度が遅くなると
いう欠点がある。通常、簡単な手段として、単体トラン
ジスタの動作速度を見積もるのにドレイン・ソース間電
流ＩDSを求める。このＩDSが大きいと動作速度が大きく
なる関係にある。上記ＩDSは、通常使用されているトラ
ンジスタの飽和領域において、次式で表わすことができ
る。
いう欠点がある。通常、簡単な手段として、単体トラン
ジスタの動作速度を見積もるのにドレイン・ソース間電
流ＩDSを求める。このＩDSが大きいと動作速度が大きく
なる関係にある。上記ＩDSは、通常使用されているトラ
ンジスタの飽和領域において、次式で表わすことができ
る。
【０００８】
【数１】 ここで、
【０００９】
【数２】
【００１０】ただし、μはチャネル内移動度、ＣOXはゲ
ート絶縁膜容量、Ｗはチャネル幅、Ｌはチャネル長、Ｖ
GSはゲート・ソース間電圧、ＶTHは閾値、ｄl は絶縁膜
厚、ε0 は真空の誘電体、εI は絶縁膜の比誘電率、Ｓ
は電極面積である。
ート絶縁膜容量、Ｗはチャネル幅、Ｌはチャネル長、Ｖ
GSはゲート・ソース間電圧、ＶTHは閾値、ｄl は絶縁膜
厚、ε0 は真空の誘電体、εI は絶縁膜の比誘電率、Ｓ
は電極面積である。
【００１１】上記（２）式によれば、絶縁膜厚ｄl が大
きくなるに伴いＩDSが減少する。従ってゲート絶縁膜が
厚くなるほどトランジスタの動作速度が遅くなる。第２
に近年微細化が進む中で、新たな障害となっている短チ
ャネル効果の問題がある。短チャネル効果の近似式は次
式で表わすことができる。
きくなるに伴いＩDSが減少する。従ってゲート絶縁膜が
厚くなるほどトランジスタの動作速度が遅くなる。第２
に近年微細化が進む中で、新たな障害となっている短チ
ャネル効果の問題がある。短チャネル効果の近似式は次
式で表わすことができる。
【００１２】
【数３】 ここで、
【００１３】
【数４】
【００１４】
【数５】
【００１５】ただし、ΔＶTHは短チャネル効果によるＶ
TH変化分、εS シリコンの比誘電率、ｑは電荷量、ＮA
はアクセプタ不純物濃度、φB は表面ポテンシャル、Ｃ
l は絶縁膜容量、Ｌｅｆｆは実効チャネル長、Ｘj は接
合深さ、Ｗj は接合空乏層幅、ＷC はチャネル空乏層幅
である。
TH変化分、εS シリコンの比誘電率、ｑは電荷量、ＮA
はアクセプタ不純物濃度、φB は表面ポテンシャル、Ｃ
l は絶縁膜容量、Ｌｅｆｆは実効チャネル長、Ｘj は接
合深さ、Ｗj は接合空乏層幅、ＷC はチャネル空乏層幅
である。
【００１６】上記（３）式によれば、絶縁膜厚ｄl が大
きくなるに伴い、ΔＶTHは大きくなり、短チャネル効果
が寄り一層大きくなり、集積化の妨げになる。また、Ｃ
ＭＯＳゲート酸化膜形成時に、フォトレジストの塗布、
剥離の工程を含むため、酸化膜内部にフォトレジスト残
さが混入されてしまい、酸化膜の信頼性を損ねるといっ
た問題が生じる。
きくなるに伴い、ΔＶTHは大きくなり、短チャネル効果
が寄り一層大きくなり、集積化の妨げになる。また、Ｃ
ＭＯＳゲート酸化膜形成時に、フォトレジストの塗布、
剥離の工程を含むため、酸化膜内部にフォトレジスト残
さが混入されてしまい、酸化膜の信頼性を損ねるといっ
た問題が生じる。
【００１７】
【発明が解決しようとする課題】本発明は上記の問題点
を鑑みてなされたもので、ＥＥＰＲＯＭと高速論理ＬＳ
Ｉとが１チップ上に形成された半導体装置において、信
頼性を維持しつつ、高速論理ＬＳＩ（ＣＭＯＳ）部の高
速化及び高密度化の実現を目的とするものである。
を鑑みてなされたもので、ＥＥＰＲＯＭと高速論理ＬＳ
Ｉとが１チップ上に形成された半導体装置において、信
頼性を維持しつつ、高速論理ＬＳＩ（ＣＭＯＳ）部の高
速化及び高密度化の実現を目的とするものである。
【００１８】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の第１の領域中に第１の絶縁膜と第１の導電
性電極と、前記半導体基板の第２の領域中に第２の絶縁
膜と第２の導電性膜とを具備し、前記第１の絶縁膜ａ
と、前記第２の絶縁膜の膜厚ｂが ａ≦ｂ・・・（４） となることを特徴とした半導体装置であり、第１の領域
にＥＥＰＲＯＭが形成され、第２の領域に高速論理ＬＳ
Ｉ（ＣＭＯＳ）部が形成される。
半導体基板の第１の領域中に第１の絶縁膜と第１の導電
性電極と、前記半導体基板の第２の領域中に第２の絶縁
膜と第２の導電性膜とを具備し、前記第１の絶縁膜ａ
と、前記第２の絶縁膜の膜厚ｂが ａ≦ｂ・・・（４） となることを特徴とした半導体装置であり、第１の領域
にＥＥＰＲＯＭが形成され、第２の領域に高速論理ＬＳ
Ｉ（ＣＭＯＳ）部が形成される。
【００１９】
【発明の実施の形態】以下、図面を参照にして本発明を
実施例により説明する。図１は本発明の第１の実施例に
係る１層Ｐｏｌｙ構造のＥＥＰＲＯＭと高速論理ＬＳＩ
（ＣＭＯＳ）を１チップに混載した半導体装置の断面図
であり、Ｐ型半導体基板１０１上にＥＥＰＲＯＭ領域と
高速論理ＬＳＩ（ＣＭＯＳ）領域が形成されている。Ｅ
ＥＰＲＯＭ領域内には選択トランジスタ１０２と記憶ト
ランジスタ１０３が形成されている。記憶トランジスタ
１０３の浮遊ゲート１０５の下にはトンネル酸化膜１０
６と高耐圧酸化膜１０８、浮遊ゲート１０５−コントロ
ールゲート１０７間酸化膜１０９とが存在する。高速論
理ＬＳＩ（ＣＭＯＳ）領域にはゲート酸化膜１１０を有
するＣＭＯＳ１０４が形成されている。図示されていな
いが、Ｐ型半導体基板１０１中に形成したＮ−ｗｅｌｌ
中にＰＭＯＳを、また、Ｐ−ｗｅｌｌ中にＮＭＯＳを形
成してもよい。
実施例により説明する。図１は本発明の第１の実施例に
係る１層Ｐｏｌｙ構造のＥＥＰＲＯＭと高速論理ＬＳＩ
（ＣＭＯＳ）を１チップに混載した半導体装置の断面図
であり、Ｐ型半導体基板１０１上にＥＥＰＲＯＭ領域と
高速論理ＬＳＩ（ＣＭＯＳ）領域が形成されている。Ｅ
ＥＰＲＯＭ領域内には選択トランジスタ１０２と記憶ト
ランジスタ１０３が形成されている。記憶トランジスタ
１０３の浮遊ゲート１０５の下にはトンネル酸化膜１０
６と高耐圧酸化膜１０８、浮遊ゲート１０５−コントロ
ールゲート１０７間酸化膜１０９とが存在する。高速論
理ＬＳＩ（ＣＭＯＳ）領域にはゲート酸化膜１１０を有
するＣＭＯＳ１０４が形成されている。図示されていな
いが、Ｐ型半導体基板１０１中に形成したＮ−ｗｅｌｌ
中にＰＭＯＳを、また、Ｐ−ｗｅｌｌ中にＮＭＯＳを形
成してもよい。
【００２０】上記酸化膜の膜厚について詳細に説明す
る。トンネル酸化膜１０６の膜厚は従来の技術でも述べ
たとおり、電荷保持特性で決まるので、膜厚の上限、下
限はかなり厳しい制約を受ける。このような背景から、
本第１の実施例ではトンネル酸化膜１０６の膜厚は８ｎ
ｍ程度でなければならない。高速論理ＬＳＩ（ＣＭＯ
Ｓ）部のＣＭＯＳのゲート酸化膜１１０は従来の技術で
も述べたとおり、薄くすることにより高速化、高密度化
の効果が期待できるが、下限値はゲート絶縁膜にかかる
電界で決定される。本第１の実施例では高速論理ＬＳＩ
（ＣＭＯＳ）部の電源電圧は３Ｖなので、ＣＭＯＳのゲ
ート酸化膜は６ｎｍ程度まで可能であるが、本実施例で
は８ｎｍとする。
る。トンネル酸化膜１０６の膜厚は従来の技術でも述べ
たとおり、電荷保持特性で決まるので、膜厚の上限、下
限はかなり厳しい制約を受ける。このような背景から、
本第１の実施例ではトンネル酸化膜１０６の膜厚は８ｎ
ｍ程度でなければならない。高速論理ＬＳＩ（ＣＭＯ
Ｓ）部のＣＭＯＳのゲート酸化膜１１０は従来の技術で
も述べたとおり、薄くすることにより高速化、高密度化
の効果が期待できるが、下限値はゲート絶縁膜にかかる
電界で決定される。本第１の実施例では高速論理ＬＳＩ
（ＣＭＯＳ）部の電源電圧は３Ｖなので、ＣＭＯＳのゲ
ート酸化膜は６ｎｍ程度まで可能であるが、本実施例で
は８ｎｍとする。
【００２１】以上述べたように、トンネル酸化膜の膜厚
ａ、ＣＭＯＳのゲート酸化膜の膜厚ｂの関係は、 ａ＝ｂ・・・（５） となる。
ａ、ＣＭＯＳのゲート酸化膜の膜厚ｂの関係は、 ａ＝ｂ・・・（５） となる。
【００２２】図２（ａ）乃至（ｂ）は上記図１における
半導体装置の製造工程を示した断面図である。半導体基
板２０１に素子分離絶縁膜２０２を形成後、基板を熱酸
化して厚い酸化膜２０３を約３０ｎｍ形成した後、トン
ネル酸化膜領域及び高速論理ＬＳＩ領域を開孔するフォ
トレジスト２０４を塗布する。（図２（ａ）） 次に、通常の写真蝕刻を用いて、トンネル酸化膜領域及
び高速論理ＬＳＩ（ＣＭＯＳ）領域を基板２０１が露出
するまでエッチングする。熱酸化によって、薄い酸化膜
２０５を形成する。このとき、酸化膜２０３の膜厚も若
干厚さを増す（２０３ａ）。続いて、ＬＰＣＶＤ法（減
圧ＣＶＤ法）等によりゲート電極２０６を形成後、トラ
ンジスタ形成用フォトレジスト２０７を用いてＥＥＰＲ
ＯＭとＣＭＯＳを形成する。（図２（ｂ））この場合に
ゲート電極材料は、ポリシリコンをリンを含むガスで熱
処理することにより導電型にしているが、Ｗ．ＭｏＳｉ
2などを一部用いていわゆるポリサイド構造であっても
構わない。さらにはチタン等を積層して、サリサイド構
造を用いても構わない。
半導体装置の製造工程を示した断面図である。半導体基
板２０１に素子分離絶縁膜２０２を形成後、基板を熱酸
化して厚い酸化膜２０３を約３０ｎｍ形成した後、トン
ネル酸化膜領域及び高速論理ＬＳＩ領域を開孔するフォ
トレジスト２０４を塗布する。（図２（ａ）） 次に、通常の写真蝕刻を用いて、トンネル酸化膜領域及
び高速論理ＬＳＩ（ＣＭＯＳ）領域を基板２０１が露出
するまでエッチングする。熱酸化によって、薄い酸化膜
２０５を形成する。このとき、酸化膜２０３の膜厚も若
干厚さを増す（２０３ａ）。続いて、ＬＰＣＶＤ法（減
圧ＣＶＤ法）等によりゲート電極２０６を形成後、トラ
ンジスタ形成用フォトレジスト２０７を用いてＥＥＰＲ
ＯＭとＣＭＯＳを形成する。（図２（ｂ））この場合に
ゲート電極材料は、ポリシリコンをリンを含むガスで熱
処理することにより導電型にしているが、Ｗ．ＭｏＳｉ
2などを一部用いていわゆるポリサイド構造であっても
構わない。さらにはチタン等を積層して、サリサイド構
造を用いても構わない。
【００２３】図３は第１の実施例の半導体装置のトンネ
ル酸化膜の膜厚ａとＣＭＯＳのゲート酸化膜の膜厚ｂの
関係が ａ＞ｂ・・・（６） となる半導体装置の断面図であり、Ｐ型半導体基板３０
１上にＥＥＰＲＯＭ領域と高速論理ＬＳＩ（ＣＭＯＳ）
領域が形成されている。ＥＥＰＲＯＭ領域内には選択ト
ランジスタ３０２と記憶トランジスタ３０３が形成され
ている。記憶トランジスタ３０３の浮遊ゲート３０５の
下にはトンネル酸化膜３０６と高耐圧酸化膜３０７浮遊
ゲート３０５−コントロールゲート３０９間酸化膜３０
８とが存在する。高速論理ＬＳＩ（ＣＭＯＳ）領域には
ゲート酸化膜３１０を有すＣＭＯＳ３０４が形成されて
いる。図示されていないが、Ｐ型半導体基板３０１中に
形成したＮ−ｗｅｌｌ中にＰＭＯＳを、また、Ｐ−ｗｅ
ｌｌ中にＮＭＯＳを形成してもよい。
ル酸化膜の膜厚ａとＣＭＯＳのゲート酸化膜の膜厚ｂの
関係が ａ＞ｂ・・・（６） となる半導体装置の断面図であり、Ｐ型半導体基板３０
１上にＥＥＰＲＯＭ領域と高速論理ＬＳＩ（ＣＭＯＳ）
領域が形成されている。ＥＥＰＲＯＭ領域内には選択ト
ランジスタ３０２と記憶トランジスタ３０３が形成され
ている。記憶トランジスタ３０３の浮遊ゲート３０５の
下にはトンネル酸化膜３０６と高耐圧酸化膜３０７浮遊
ゲート３０５−コントロールゲート３０９間酸化膜３０
８とが存在する。高速論理ＬＳＩ（ＣＭＯＳ）領域には
ゲート酸化膜３１０を有すＣＭＯＳ３０４が形成されて
いる。図示されていないが、Ｐ型半導体基板３０１中に
形成したＮ−ｗｅｌｌ中にＰＭＯＳを、また、Ｐ−ｗｅ
ｌｌ中にＮＭＯＳを形成してもよい。
【００２４】トンネル酸化膜３０６の膜厚は第１の実施
例同様、８ｎｍとする。高速論理ＬＳＩ（ＣＭＯＳ）部
のＣＭＯＳのゲート酸化膜３１０の膜厚は本実施例では
下限値６ｎｍとする。
例同様、８ｎｍとする。高速論理ＬＳＩ（ＣＭＯＳ）部
のＣＭＯＳのゲート酸化膜３１０の膜厚は本実施例では
下限値６ｎｍとする。
【００２５】図４（ａ）乃至（ｂ）は上記図３における
半導体装置の製造工程を示した断面図である。半導体基
板４０１に素子分離絶縁膜４０２を形成後、基板を熱酸
化して厚い酸化膜４０３を約３０ｎｍ形成した後、トン
ネル酸化膜領域、浮遊ゲートーコントロールゲート間酸
化膜領域及び高速論理ＬＳＩ領域を開孔するフォトレジ
スト４０４を塗布する。（図４（ａ）） 次に、通常の写真蝕刻を用いて、トンネル酸化膜領域、
浮遊ゲート−コントロールゲート間酸化膜及び高速論理
ＬＳＩ（ＣＭＯＳ）領域を基板４０１が露出するまでエ
ッチングする。熱酸化によって、薄い酸化膜４０５を形
成する。このとき、酸化膜４０３の膜厚も若干厚さを増
す（４０３ａ）。続いて、高速論理ＬＳＩ形成予定領域
を開校するフォトレジスト４０６を塗布する。（図４
（ｂ）） 次に、通常の写真蝕刻を用いて、高速論理ＬＳＩ（ＣＭ
ＯＳ）領域を基板４０１が露出するまでエッチングす
る。熱酸化によって、薄い酸化膜４０７を形成する。こ
のとき、酸化膜４０３ａ、４０５の膜厚も若干厚さを増
す（４０３ｂ、４０５ａ）。ＬＰＣＶＤ法（減圧ＣＶＤ
法）等によりゲート電極４０８を形成後、トランジスタ
形成用フォトレジスト４０９を用いてＥＥＰＲＯＭとＣ
ＭＯＳを形成する。（図４（ｃ））この場合に第１の実
施例同様、ゲート電極材料は、ポリシリコンをリンを含
むガスで熱処理することにより導電型にしているが、
Ｗ．ＭｏＳｉ2 などを一部用いていわゆるポリサイド構
造であっても構わない。さらにはチタン等を積層して、
サリサイド構造を用いても構わない。
半導体装置の製造工程を示した断面図である。半導体基
板４０１に素子分離絶縁膜４０２を形成後、基板を熱酸
化して厚い酸化膜４０３を約３０ｎｍ形成した後、トン
ネル酸化膜領域、浮遊ゲートーコントロールゲート間酸
化膜領域及び高速論理ＬＳＩ領域を開孔するフォトレジ
スト４０４を塗布する。（図４（ａ）） 次に、通常の写真蝕刻を用いて、トンネル酸化膜領域、
浮遊ゲート−コントロールゲート間酸化膜及び高速論理
ＬＳＩ（ＣＭＯＳ）領域を基板４０１が露出するまでエ
ッチングする。熱酸化によって、薄い酸化膜４０５を形
成する。このとき、酸化膜４０３の膜厚も若干厚さを増
す（４０３ａ）。続いて、高速論理ＬＳＩ形成予定領域
を開校するフォトレジスト４０６を塗布する。（図４
（ｂ）） 次に、通常の写真蝕刻を用いて、高速論理ＬＳＩ（ＣＭ
ＯＳ）領域を基板４０１が露出するまでエッチングす
る。熱酸化によって、薄い酸化膜４０７を形成する。こ
のとき、酸化膜４０３ａ、４０５の膜厚も若干厚さを増
す（４０３ｂ、４０５ａ）。ＬＰＣＶＤ法（減圧ＣＶＤ
法）等によりゲート電極４０８を形成後、トランジスタ
形成用フォトレジスト４０９を用いてＥＥＰＲＯＭとＣ
ＭＯＳを形成する。（図４（ｃ））この場合に第１の実
施例同様、ゲート電極材料は、ポリシリコンをリンを含
むガスで熱処理することにより導電型にしているが、
Ｗ．ＭｏＳｉ2 などを一部用いていわゆるポリサイド構
造であっても構わない。さらにはチタン等を積層して、
サリサイド構造を用いても構わない。
【００２６】図５は本発明の第３の実施例に係る２層Ｐ
ｏｌｙ構造のＥＥＰＲＯＭと高速論理ＬＳＩ（ＣＭＯ
Ｓ）を１チップに混載した半導体装置の断面図であり、
Ｐ型半導体基板５０１上にＥＥＰＲＯＭ領域と高速論理
ＬＳＩ（ＣＭＯＳ）領域が形成されている。本実施例の
ＥＥＰＲＯＭは制御ゲート５０２、浮遊ゲート５０３の
２層ゲート構造を有し、トンネル酸化膜５０４を介し
て、チャネルホットエレクトロン注入法により書込みを
行い、トンネル法により消去を行う、スタック構造のＮ
ＯＲ型フラッシュＥＥＰＲＯＭである。高速論理ＬＳＩ
は半導体基板５０１上のＥＥＰＲＯＭ部と素子分離絶縁
膜５０５によってＥＥＰＲＯＭ領域とそれぞれ分離され
て形成されたＰ−ｗｅｌｌ５０６中にゲート酸化膜５１
０を有するＮＭＯＳ５０８、Ｎ−ｗｅｌｌ５０７中にゲ
ート酸化膜５１１を有するＰＭＯＳ５０９が形成されて
いる。
ｏｌｙ構造のＥＥＰＲＯＭと高速論理ＬＳＩ（ＣＭＯ
Ｓ）を１チップに混載した半導体装置の断面図であり、
Ｐ型半導体基板５０１上にＥＥＰＲＯＭ領域と高速論理
ＬＳＩ（ＣＭＯＳ）領域が形成されている。本実施例の
ＥＥＰＲＯＭは制御ゲート５０２、浮遊ゲート５０３の
２層ゲート構造を有し、トンネル酸化膜５０４を介し
て、チャネルホットエレクトロン注入法により書込みを
行い、トンネル法により消去を行う、スタック構造のＮ
ＯＲ型フラッシュＥＥＰＲＯＭである。高速論理ＬＳＩ
は半導体基板５０１上のＥＥＰＲＯＭ部と素子分離絶縁
膜５０５によってＥＥＰＲＯＭ領域とそれぞれ分離され
て形成されたＰ−ｗｅｌｌ５０６中にゲート酸化膜５１
０を有するＮＭＯＳ５０８、Ｎ−ｗｅｌｌ５０７中にゲ
ート酸化膜５１１を有するＰＭＯＳ５０９が形成されて
いる。
【００２７】フラッシュＥＥＰＲＯＭは読み出し時に、
制御ゲート５０２にＶCC（例えば５Ｖ）が印加されるた
め、トンネル酸化膜５０４の膜厚は１１ｎｍなければな
らない。本第３の実施例では高速論理ＬＳＩ（ＣＭＯ
Ｓ）部の電源電圧は３Ｖなので、ＣＭＯＳのゲート酸化
膜は６ｎｍ程度まで可能であるが、本実施例では８ｎｍ
とする。
制御ゲート５０２にＶCC（例えば５Ｖ）が印加されるた
め、トンネル酸化膜５０４の膜厚は１１ｎｍなければな
らない。本第３の実施例では高速論理ＬＳＩ（ＣＭＯ
Ｓ）部の電源電圧は３Ｖなので、ＣＭＯＳのゲート酸化
膜は６ｎｍ程度まで可能であるが、本実施例では８ｎｍ
とする。
【００２８】６図は上記図５における半導体装置の製造
工程を示した断面図である。半導体基板６０１に素子分
離絶縁膜６０２を形成後、基板を熱酸化して酸化膜６０
３を約１１ｎｍ形成した後、第１のポリシリコン６０４
を堆積し、リンを含んだガスにて熱処理を行う。浮遊ゲ
ートとなる第１のポリシリコン電極６０４をビットライ
ン方向にスリット状にエッチングし、酸化膜／窒化膜／
酸化膜構造の堆積層６０５を形成する。続いて、高速論
理ＬＳＩ領域を開孔するフォトレジスト６０６を塗布す
る。（図２（ａ）） 次に、通常の写真蝕刻を用いて、高速論理ＬＳＩ（ＣＭ
ＯＳ）領域を基板６０１が露出するまでエッチングす
る。熱酸化によって、薄い酸化膜６０７を形成する。前
記酸化膜６０７上にポリシリコン電極６０８を形成しリ
ンを含んだガスで導電型にする。トランジスタ形成用フ
ォトレジスト６０９を用いてＥＥＰＲＯＭとＣＭＯＳを
形成する。この場合も、第２の導電膜６０８にポリサイ
ド、サリサイド構造を用いても構わない。また、トンネ
ル絶縁膜６０３、ＣＭＯＳゲート絶縁膜６０７にオキシ
ナイトライドを用いても構わない。
工程を示した断面図である。半導体基板６０１に素子分
離絶縁膜６０２を形成後、基板を熱酸化して酸化膜６０
３を約１１ｎｍ形成した後、第１のポリシリコン６０４
を堆積し、リンを含んだガスにて熱処理を行う。浮遊ゲ
ートとなる第１のポリシリコン電極６０４をビットライ
ン方向にスリット状にエッチングし、酸化膜／窒化膜／
酸化膜構造の堆積層６０５を形成する。続いて、高速論
理ＬＳＩ領域を開孔するフォトレジスト６０６を塗布す
る。（図２（ａ）） 次に、通常の写真蝕刻を用いて、高速論理ＬＳＩ（ＣＭ
ＯＳ）領域を基板６０１が露出するまでエッチングす
る。熱酸化によって、薄い酸化膜６０７を形成する。前
記酸化膜６０７上にポリシリコン電極６０８を形成しリ
ンを含んだガスで導電型にする。トランジスタ形成用フ
ォトレジスト６０９を用いてＥＥＰＲＯＭとＣＭＯＳを
形成する。この場合も、第２の導電膜６０８にポリサイ
ド、サリサイド構造を用いても構わない。また、トンネ
ル絶縁膜６０３、ＣＭＯＳゲート絶縁膜６０７にオキシ
ナイトライドを用いても構わない。
【００２９】以上説明したように、トンネル酸化膜、Ｃ
ＭＯＳゲート酸化膜の膜厚は各々のトランジスタについ
て最高の性能が引き出せる用に設計されているので、メ
モリセルにおいては信頼性を維持しつつ、高速論理ＬＳ
Ｉ部においては、動作速度を向上させ、しかも、集積度
も向上させることができる。
ＭＯＳゲート酸化膜の膜厚は各々のトランジスタについ
て最高の性能が引き出せる用に設計されているので、メ
モリセルにおいては信頼性を維持しつつ、高速論理ＬＳ
Ｉ部においては、動作速度を向上させ、しかも、集積度
も向上させることができる。
【００３０】また第１、第３の実施例によれば、トンネ
ル酸化膜とＣＭＯＳゲート酸化膜を同時に形成すること
ができ、前記酸化膜形成時においてフォトレジストの塗
布、剥離の工程を含まないので酸化膜の信頼性はいっそ
う向上する。
ル酸化膜とＣＭＯＳゲート酸化膜を同時に形成すること
ができ、前記酸化膜形成時においてフォトレジストの塗
布、剥離の工程を含まないので酸化膜の信頼性はいっそ
う向上する。
【００３１】第２の実施例によれば、トンネル酸化膜形
成時においてフォトレジストの塗布、剥離の工程を含む
が、ＣＭＯＳゲート酸化膜の膜厚を下限値まで下げるこ
とにより、高速動作がいっそう向上する。
成時においてフォトレジストの塗布、剥離の工程を含む
が、ＣＭＯＳゲート酸化膜の膜厚を下限値まで下げるこ
とにより、高速動作がいっそう向上する。
【００３２】
【発明の効果】本発明をによれば、ＥＥＰＲＯＭと高速
論理ＬＳＩとが１チップ上に形成された半導体装置にお
いて、信頼性を維持しつつ、高速論理ＬＳＩ（ＣＭＯ
Ｓ）部の高速化及び高密度化の実現することができる。
論理ＬＳＩとが１チップ上に形成された半導体装置にお
いて、信頼性を維持しつつ、高速論理ＬＳＩ（ＣＭＯ
Ｓ）部の高速化及び高密度化の実現することができる。
【図１】本発明の第１の実施例に係る半導体装置の断面
図である。
図である。
【図２】本発明の第１の実施例に係る半導体装置の製造
方法を示した断面図である。
方法を示した断面図である。
【図３】本発明の第２の実施例に係る半導体装置の断面
図である。
図である。
【図４】本発明の第２の実施例に係る半導体装置の製造
方法を示した断面図である。
方法を示した断面図である。
【図５】本発明の第３の実施例に係る半導体装置の断面
図である。
図である。
【図６】本発明の第３の実施例に係る半導体装置の製造
方法を示した断面図である。
方法を示した断面図である。
【図７】従来の半導体装置の断面図である。
【図８】従来の半導体装置の製造方法を示した断面図で
ある。
ある。
【図９】従来の半導体装置の断面図である。
１０６ トンネル酸化膜 １１０ ＣＭＯＳゲート酸化膜 ３０６ トンネル酸化膜 ３１０ ＣＭＯＳゲート酸化膜 ７１４ トンネル酸化膜 ７１３ ＣＭＯＳゲート酸化膜 ９１２ トンネル酸化膜 ９１３ ＣＭＯＳゲート酸化膜
Claims (3)
- 【請求項１】 半導体基板中上にＥＥＰＲＯＭとＭＯＳ
トランジスタを混載した半導体装置であって、 前記ＥＥＰＲＯＭのトンネル酸化膜の膜厚ａと、前記Ｍ
ＯＳトランジスタのゲート酸化膜の膜厚ｂとが ａ≧ｂ となることを特徴とした半導体装置。 - 【請求項２】 半導体基板中にＥＥＰＲＯＭとＭＯＳト
ランジスタを混載した半導体装置の製造方法であって、 前記ＥＥＰＲＯＭのトンネル酸化膜の膜厚ａと、前記Ｍ
ＯＳトランジスタのゲート酸化膜の膜厚ｂとの関係を ａ＝ｂ となるようにして、前記ＥＥＰＲＯＭのトンネル酸化膜
と前記ＭＯＳトランジスタのゲート酸化膜とを同時に形
成する工程を備えたことを特徴とする半導体装置の製造
方法。 - 【請求項３】 前記ＥＥＰＲＯＭのトンネル酸化膜と前
記ＭＯＳトランジスタのゲート酸化膜とを只１度の工程
で形成することを特徴とした請求項２記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7289572A JPH09135008A (ja) | 1995-11-08 | 1995-11-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7289572A JPH09135008A (ja) | 1995-11-08 | 1995-11-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09135008A true JPH09135008A (ja) | 1997-05-20 |
Family
ID=17744973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7289572A Pending JPH09135008A (ja) | 1995-11-08 | 1995-11-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09135008A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001358313A (ja) * | 2000-06-14 | 2001-12-26 | Hitachi Ltd | 半導体装置 |
| US6803268B2 (en) | 1997-07-31 | 2004-10-12 | Nec Electronics Corporation | EEPROM semiconductor device and method of fabricating the same |
| JP2021089929A (ja) * | 2019-12-03 | 2021-06-10 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1995
- 1995-11-08 JP JP7289572A patent/JPH09135008A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6803268B2 (en) | 1997-07-31 | 2004-10-12 | Nec Electronics Corporation | EEPROM semiconductor device and method of fabricating the same |
| JP2001358313A (ja) * | 2000-06-14 | 2001-12-26 | Hitachi Ltd | 半導体装置 |
| JP2021089929A (ja) * | 2019-12-03 | 2021-06-10 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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