TW201923856A - 半導體裝置之製造方法 - Google Patents

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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

本發明之目的係提高半導體裝置之可靠性。
為達成上述目的，在半導體基板SB上形成絕緣膜IF1及保護膜SN。選擇地去除區域1Aa之絕緣膜IF1及保護膜SN，並在露出之半導體基板SB上形成絕緣膜IF2。在區域1Ab、區域2A及區域3A之絕緣膜IF1被保護膜SN覆蓋之狀態下，在包含氮之環境中對半導體基板SB進行熱處理，藉此將氮導入區域1Aa中之半導體基板SB與絕緣膜IF2的界面。即，在半導體基板SB與絕緣膜IF2之界面形成氮導入處NO。在此，保護膜SN具有作為氮化防止膜之機能。

Description

半導體裝置之製造方法
本發明係關於半導體裝置之製造方法，例如，關於使用於非依電性記憶體單元之半導體裝置有效的技術。
EEPROM(Electrically Erasable and Programmable Read Only Memory(電子可抹除程式化唯讀記憶體))及快閃記憶體被廣泛地使用作為可電子地寫入、抹除之非依電性記憶體單元。該等非依電性記憶體單元在MISFET(Metal Insulator Semiconductor Field Effect Transistor(金屬絕緣體半導體場效電晶體))之閘極電極下具有被氧化膜等之絕緣膜夾住之浮動閘極電極或捕捉性絕緣膜，且將累積在該浮動閘極電極或捕捉性絕緣膜上之電荷狀態作成記憶資訊。該捕捉性絕緣膜稱為可累積電荷之絕緣膜，且可舉氮化矽膜等為例。MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor(金屬氧化物氮化物氧化物半導體))型電晶體被廣泛地使用作為如此之非依電性記憶體單元。
例如，專利文獻1揭示在半導體基板上形成耐壓之3種不同電晶體及MONOS型電晶體的技術。
此外，專利文獻2揭示在具有MOS電晶體區域及非依電性記憶體電晶體區域之半導體基板全面形成由下依序積層氧化膜、氮化膜及氧化膜之絕緣層(ONO膜)後，去除形成在MOS電晶體區域上之ONO膜的技術。
[先前技術文獻]
[專利文獻]
[專利文獻1] 日本特開2015-118974號公報
[專利文獻2] 美國專利第8916432號公報
[發明所欲解決的問題]
MONOS型電晶體之閘極絕緣膜係先藉由熱氧化半導體基板形成作為下層膜之氧化矽膜，接著在下層膜上形成作為電荷累積層之氮化矽膜，並在電荷累積層上形成作為上層膜之氧化矽膜。此時，為了提高保留等之非依電性記憶體特性，在NO環境或N2 O環境中對下層膜進行熱處理，並將氮導入下層膜與半導體基板之界面。但是，因為在半導體基板SB全面實施該熱處理，所以恐有形成在MONOS型電晶體以外之區域中的MISFET特性因該熱處理而變動或劣化之虞。
其他問題及新特徵可由本說明之記載及添附圖式了解。
[解決問題的手段]
依據一實施形態，具有形成第一MISFET之第一區域及形成第二MISFET之第二區域的半導體裝置之製造方法具有以下步驟：(a)在第一區域及第二區域之半導體基板上形成第一絕緣膜；及(b)在第一絕緣膜上形成由與第一絕緣膜不同之材料形成的保護膜。此外，半導體裝置之製造方法具有以下步驟：(c)藉由選擇地去除第一區域之保護膜及第一絕緣膜，使第一區域之半導體基板露出；及(d)在第一區域之半導體基板上形成第二絕緣膜。另外，半導體裝置之製造方法具有以下步驟：(e)在第二區域之第一絕緣膜被保護膜覆蓋的狀態下，在包含氮及氧之環境中對半導體基板進行熱處理，藉此在第一區域中之半導體基板與第二絕緣膜的界面導入氮。再者，半導體裝置之製造方法具有以下步驟：(f)去除第二區域之保護膜；(g)在第一區域之第二絕緣膜上及第二區域之第一絕緣膜上形成第一導電性膜；及(h)藉由使第一導電性膜圖案化，在第一區域中形成第一MISFET之第一閘極電極並在第二區域中形成第二閘極電極。
[發明的功效]
依據一實施形態，可提高半導體裝置之可靠性。
雖然在以下實施形態中為方便起見在有必要時，分割成多數段或實施形態來說明，但除了特別明示之情形以外，該等多數段或實施形態並非互相沒有關係，而是有其中一者為另一者之一部分或全部的變形例、詳細說明、補充說明等的關係。此外，在以下實施形態中，提及要素之數等(包含個數、數值、量、範圍等)時，除了特別明示之情形及原理上顯而易見地限定於特定數之情形等以外，不限於該特定之數，可為特定之數以上或以下。另外，在以下之實施形態中，該構成要素(亦包含要素步驟等)，除了特別明示之情形及考慮原理上顯而易見地為必須之情形等以外，不一定是必須的。同樣地，在以下之實施形態中，提及構成要素等之形狀、位置關係等時，除了特別明示之情形及考慮原理上顯而易見不是那樣的情形等以外，實質上包含近似或類似其形狀等者等。這對於上述數值及範圍而言亦相同。
以下，依據圖式詳細地說明實施形態。此外，在用以說明實施形態之全部圖中，具有相同機能之構件賦予相同之符號，並省略其重複之說明。另外，在以下實施形態中，除了特別需要時以外，原則上不重複相同或同樣之部份的說明。
此外，在實施形態中使用之圖中，有時為了容易看見圖而省略陰影線。
(實施形態)
圖1係顯示本實施形態之半導體裝置的半導體晶片CHP概略配置的電路方塊圖。
電路方塊C1構成EEPROM及快閃記憶體等之非依電性記憶體電路，且係形成多數記憶體單元MC作為半導體元件之區域。
電路方塊C2構成I/O(Input/Output(輸入/輸出))電路，且係形成用大約3.3V之電壓驅動之高耐壓MISFET作為半導體元件的區域。
電路方塊C3構成包含CPU(Central Processing Unit(中央處理單元))之邏輯電路及SRAM(Static Random Access Memory(靜態隨機存取記憶體))，且係形成耐壓比高耐壓MISFET低且用大約0.75V之電壓驅動之低耐壓MISFET的區域。
圖2及圖3分別顯示電路方塊C1之非依電性記憶體電路的一部分，且顯示4個記憶體單元(非依電性記憶體單元)MC之電路圖及平面配置圖。此外，雖然圖3係平面圖，但為了容易看見圖，在記憶體閘極線MG0、MG1及控制閘極線CG0、CG1上加上陰影線。
1個記憶體單元MC包含記憶體電晶體MTr及選擇電晶體STr，且連接於例如記憶體閘極線MG0、控制閘極線CG0、位元線BL0及源極線SL0。多數記憶體單元MC形成在藉由元件分離部STI區隔之活性區域AR0、AR1中。活性區域AR0、AR1主要是形成作為記憶體單元MC之源極區域的擴散區域MS及不純物區域LMS以及作為記憶體單元MC之汲極區域的擴散區域MD及不純物區域LMD的區域。
亦參照記憶體單元MC之截面圖的圖20的區域1A來說明圖2及圖3所示的各結構。
記憶體閘極線MG0、MG1分別朝X方向延伸並連接於在X方向上相鄰之各記憶體單元MC，且由圖20之記憶體閘極電極MG構成。
控制閘極線CG0、CG1分別朝X方向延伸並連接於在X方向上相鄰之各記憶體單元MC，且由圖20之控制閘極電極CG構成。
位元線BL0、BL1係分別朝Y方向延伸之配線並連接於在Y方向上相鄰之各記憶體單元MC，且電性連接於構成圖20之汲極區域的擴散區域MD及不純物區域LMD。此外，構成位元線BL0、BL1之配線係例如圖20所示之配線M1或比配線M1上層之配線(未圖示)。
源極線SL0、SL1係分別朝Y方向延伸之配線並連接於在Y方向上相鄰之各記憶體單元MC，且電性連接於構成圖20之源極區域的擴散區域MS及不純物區域LMS。此外，構成源極線SL0、SL1之配線係例如圖20所示之配線M1或比配線M1上層之配線(未圖示)。另外，雖然未圖示，但源極線SL0、SL1分別連接於總體源極線並供給共通之電位。
＜半導體裝置之製造方法＞
以下，使用圖4至圖20說明本實施形態之半導體裝置之製造方法。首先，說明圖4至圖20中所示之區域1A至3A。
區域1A係形成記憶體單元MC之區域並對應於沿圖3之A-A線的截面圖，且記憶體單元MC係構成半導體晶片CHP中之電路方塊C1的非依電性記憶體電路的半導體元件。此外，區域1A包含區域1Aa及區域1Ab，且區域1Aa係形成記憶體單元MC之記憶體電晶體MTr的區域，而且區域1Ab係形成記憶體單元MC之選擇電晶體STr的區域。
區域2A係形成p型MISFET1Q之區域，且p型MISFET1Q係半導體晶片CHP中之電路方塊C2的高耐壓MISFET。此外，雖然n型之高耐壓MISFET亦形成在電路方塊C2中，但在此省略其說明。
區域3A係形成n型MISFET2Q之區域，且n型MISFET2Q係半導體晶片CHP中之電路方塊C3的低耐壓MISFET。此外，雖然p型低耐壓MISFET亦形成在電路方塊C3中，但在此省略其說明。
圖4顯示所謂SOI(Silicon On Insulator(絕緣層上覆矽))基板，該SOI基板具有作為支持基板之半導體基板SB、形成在半導體基板SB上之絕緣層BX及形成在絕緣層BX上之半導體層SM。
半導體基板SB宜由具有大約1至10Wcm之比電阻之單晶矽形成，且例如由p型單晶矽形成。絕緣層BX由例如氧化矽形成，且絕緣層BX之厚度係例如大約10至20nm。半導體層SM宜由具有大約1至10Wcm之比電阻之單晶矽形成，且半導體層SM之厚度係例如大約10至20nm。此外，藉由離子植入等將不純物導入半導體層SM。
以下說明準備如此之SOI基板的一步驟例。例如，可用SIMOX(Separation by IMplanted OXygen(氧離子植入隔離))法來製造。在SIMOX法中，用高能量將氧(O2 )離子植入由矽(Si)形成之半導體基板，並藉由後來之熱處理使矽與氧結合，在比半導體基板之表面稍深的位置形成由氧化矽形成之絕緣層BX。此時，殘存在絕緣層BX上之矽的薄膜成為半導體層SM，且絕緣層BX下之半導體基板成半導體基板SB。此外，可藉由黏貼法形成SOI基板。在黏貼法中，例如，使由矽形成之第一半導體基板的表面氧化而形成絕緣層BX後，藉由在高溫下加壓附著將由矽形成之第二半導體基板黏貼在該第一半導體基板上，然後使第二半導體基板薄膜化。此時，殘存在絕緣層BX上之第二半導體基板的薄膜成為半導體層SM，且絕緣層BX下之第一半導體基板成為半導體基板SB。亦可使用其他方法，例如智切法等來製造SOI基板。
接著，以貫穿半導體層SM、絕緣層BX及半導體基板SB之方式形成溝，並藉由在溝內埋入絕緣膜來形成元件分離部STI(省略圖示)。各區域1A至3A藉由元件分離部STI互相分離。
接著，藉由光刻法及離子植入法在區域2A之半導體基板SB中形成n型井NW，且在區域1A之半導體基板SB中形成n型井DNW1，並在n型井DNW1內形成p型井PW1。此外，可在區域1A之p型井PW1的表面及區域2A之n型井NW的表面進行以調整臨界值為目的之離子植入。
接著，藉由光刻法及離子植入法在區域3A之半導體基板SB中形成n型井DNW2，且在n型井DNW2內形成p型井PW2。p型井PW2係具有與後述閘極電極GL一起作為MISFET2Q之閘極之機能的區域，且係用於藉由施加與閘極電極GL獨立之電壓至p型井PW2來控制n型MISFET2Q之臨界值的區域。此外，為了施加電壓至p型井PW2，去除區域3A之半導體層SM及絕緣層BX的一部份並露出p型井PW2作為供電區域，但在此省略供電區域之說明。另外，可在連接於絕緣層BX之p型井PW2的表面中形成濃度比p型井PW2高之p型不純物區域。
接著，如圖5所示地，選擇地依序去除區域1A及區域2A之半導體層SM與絕緣層BX以便殘留區域3A之半導體層SM與絕緣層BX，藉此使區域1A及區域2A之半導體基板SB露出。
接著，如圖6所示地，使用例如熱氧化法，在區域3A之半導體層SM上及在區域1A及區域2A之半導體基板SB上形成由例如氧化矽膜形成的絕緣膜IF1。此外，絕緣膜IF1之膜厚係大約8nm。
接著，在絕緣膜IF1上形成保護膜SN。保護膜SN可使用例如CVD(Chemical Vapor Deposition(化學蒸氣沈積))法形成，且由例如氮化矽膜形成。此外，保護膜SN之膜厚係大約5至30nm。
該保護膜SN係設置成用以藉由後來步驟之NO處理防止氮導入區域2A之絕緣膜IF1與半導體基板SB間之界面及區域3A之絕緣膜IF1與半導體層SM間之界面。因此，保護膜SN宜為由與絕緣膜IF1不同之材料形成的膜。此外，保護膜SN只要是具有作為氮化防止膜之機能的膜即可，例如可為多晶矽膜或氮化鈦膜等之氮化矽膜以外的膜。
接著，如圖7所示地，形成覆蓋區域1Ab、區域2A及區域3A且露出區域1Aa之抗蝕圖案PR1。接著，以抗蝕圖案PR1作為遮罩進行蝕刻處理，藉此在區域1Aa中選擇地去除保護膜SN及絕緣膜IF1，使半導體基板SB露出。然後，藉由灰化處理去除抗蝕圖案PR1。
接著，如圖8所示地，使用例如熱氧化法在未被保護膜SN覆蓋之區域形成由例如氧化矽膜形成之絕緣膜IF2。即，在區域1Aa之半導體基板SB上形成絕緣膜IF2。此時，因為其他區域被保護膜SN覆蓋，所以未形成絕緣膜IF2。此外，絕緣膜IF2之膜厚係大約2至3nm。
接著，例如在如NO環境或N2 O環境之含氮環境中對半導體基板SB進行熱處理。以下將該熱處理步驟稱為NO處理。NO處理係藉由在大約900℃下大約60秒之條件進行。藉由該NO處理，在區域1Aa中將氮導入絕緣膜IF2與半導體基板SB之界面，使絕緣膜IF2之一部份氮化。在圖8中，絕緣膜IF2中導入氮之處圖示為氮導入處NO。
此時，因為其他區域被保護膜SN覆蓋，所以幾乎未導入氮。具體而言，氮幾乎未導入區域1Ab中之絕緣膜IF1與半導體基板SB的界面、區域2A中之絕緣膜IF1與半導體基板SB的界面及區域3A中之絕緣膜IF1與半導體層SM的界面。即使假設在該等界面導入氮，相較於導入區域1Aa中之絕緣膜IF2與半導體基板SB之界面的氮量，導入該等界面之氮量亦極少。換言之，相較於導入區域1Aa中之絕緣膜IF2與半導體基板SB之界面的氮量，導入該等界面之氮量少。
接著，如圖9所示地，藉由例如CVD法或ALD法在區域1Aa之絕緣膜IF2上形成由例如氮化矽膜形成的絕緣膜IF3。此時，在區域1Ab、區域2A及區域3A中，在保護膜SN上形成絕緣膜IF3。此外，絕緣膜IF3之膜厚係大約5至10nm。另外，絕緣膜IF3成為記憶體電晶體MTr之閘極絕緣膜GF1a一部份的作為電荷累積層CSL之膜，且係可保持電荷之捕捉性絕緣膜。
接著，藉由例如ISSG(In-situ Steam Generation(原地產生蒸汽))氧化法在區域1A至3A之絕緣膜IF3上形成由例如氧化矽膜形成的絕緣膜IF4。此外，絕緣膜IF4之膜厚係大約3至4nm。另外，可用CVD取代ISSG氧化法來形成絕緣膜IF4。
接著，如圖10所示地，形成覆蓋區域1Aa且露出區域1Ab、區域2A及區域3A之抗蝕圖案PR2。接著，以抗蝕圖案PR2作為遮罩進行蝕刻處理，藉此去除由抗蝕圖案PR2露出之絕緣膜IF4。藉此，絕緣膜IF4殘留在區域1Aa中，且絕緣膜IF3在其他區域中露出。然後，藉由灰化處理去除抗蝕圖案PR2。
接著，如圖11所示地，去除區域1Ab、區域2A及區域3A之絕緣膜IF3及保護膜SN。該去除步驟係藉由使用例如磷酸之濕式蝕刻處理來進行，且在難以削去區域1Aa中露出之絕緣膜IF4的條件下進行。因此，可在區域1Aa中殘留絕緣膜IF4。此外，在區域1Ab、區域2A及區域3A中，形成在保護膜SN下之絕緣膜IF1具有作為蝕刻停止膜之機能。即，圖11之去除步驟後，在區域1Ab、區域2A及區域3A中露出絕緣膜IF1且在區域1Aa中露出絕緣膜IF4。
此外，如上述圖6中說明地，保護膜SN只要是具有防止導入氮之機能的膜即可，不限於氮化矽膜，可為多晶矽膜或氮化鈦膜等之其他膜，但在此情形中，必須在圖11所示之去除步驟中進行絕緣膜IF3之濕式蝕刻處理，然後藉由另外的蝕刻法去除保護膜SN。因此，製造步驟增加。相對於此，若用與絕緣膜IF3相同之材料形成保護膜SN，可藉由一次濕式蝕刻處理去除該等膜，因此可簡化製造步驟。
在本實施形態中，藉由圖8至圖11中說明之製造步驟，在區域1Aa中將氮導入絕緣膜IF2與半導體基板SB之界面。相對於此，氮幾乎未導入區域1Ab及區域2A中之絕緣膜IF1與半導體基板SB的界面及區域3A中之絕緣膜IF1與半導體層SM的界面。以下與本申請案發明人檢討獲得之知識一起記載如此在各區域中調整氮之導入的理由。
首先，本申請案發明人檢討在區域1A至區域3A中用1層導電性膜形成閘極電極，以便抑制製造成本增加。在此，例如，在背景技術之欄中記載的專利文獻1中，分別形成非依電性記憶體區域之閘極電極及其他區域之閘極電極。因此，製造步驟增加且製造成本增加。
在此可知的是在區域1A至區域3A中用1層導電性膜形成閘極電極時，在形成作為各閘極電極之導電性膜前，對各閘極絕緣膜進行NO處理時有以下之問題。
本來，進行NO處理是為了提高形成在區域1Aa中之記憶體電晶體MTr的電荷保持特性。具體而言，藉由在記憶體電晶體MTr中，將氮導入半導體基板SB與電荷累積層CSL(絕緣膜IF3)間之絕緣膜X1(絕緣膜IF2)，可提高記憶體電晶體MTr之電荷保持特性，因此可提高記憶體單元MC之保留特性。
但是，上述NO處理係對半導體基板SB全體進行，因此氮不僅導入區域1Aa之記憶體電晶體MTr的閘極絕緣膜，亦導入其他區域(例如區域1Ab、區域2A及區域3A)之電晶體的閘極絕緣膜。如此，藉由本申請案發明人之檢討了解的是在區域1Ab之選擇電晶體STr及區域3A之如MISFET2Q的n型MISFET中產生臨界值之變動，且在區域2A之如MISFET1Q之p型MISFET中產生NBTI(Negative Bias Temperature Instability(負偏壓溫度不穩定性))之劣化。即，可了解的是有各區域之電晶體因氮之導入而可靠性降低的問題。
在本實施形態中，在圖8中說明之NO處理時，區域1Ab、區域2A及區域3A被保護膜SN覆蓋，藉此可抑制氮導入該等區域中。因此，可使用圖11中形成在區域1Ab及區域2A中之絕緣膜IF1分別作為選擇電晶體STr之閘極絕緣膜GF1a及MISFET1Q之閘極絕緣膜GF2。此外，在區域3A中，因為在後來之步驟中去除絕緣膜IF1，所以MISFET2Q大致不受氮導入之影響。
如上所述，在本實施形態中，因為可只在區域1Aa中選擇地導入氮，所以可提高記憶體電晶體MTr之電荷保持特性，因此可抑制在其他區域中在n型MISFET產生臨界值變動之問題及在p型MISFET產生NBTI劣化之問題。
＜檢討例之說明＞
圖21至圖23係本申請案發明人檢討之檢討例。圖21至圖23對應於本實施形態之圖8至圖11中說明的步驟。檢討例與本實施形態不同點係在未形成保護膜SN的情形下進行NO處理。
圖21係接續本實施形態圖7之步驟的截面圖且與本實施形態圖8不同，未形成保護膜SN。即，在圖21中，在區域1Aa中形成絕緣膜IF2且在區域1Ab、區域2A及區域3A中形成絕緣膜IF1，但未在區域1Ab、區域2A及區域3A之絕緣膜IF1上形成保護膜SN。此外，在檢討例中，在無保護膜SN之狀態下進行NO處理。因此，氮不僅導入區域1Aa中之絕緣膜IF2與半導體基板SB的界面，亦導入區域1Ab及區域2A中之絕緣膜IF1與半導體基板SB的界面及區域3A中之絕緣膜IF1與半導體層SM的界面。在圖21中，導入氮之處顯示為氮導入處NO。
接著，如圖22所示地，藉由例如CVD法或ALD法，在區域1Aa之絕緣膜IF2上形成由例如氮化矽膜形成之絕緣膜IF3。此時，在區域1Ab、區域2A及區域3A中，在絕緣膜IF1上形成絕緣膜IF3。接著，藉由例如ISSG氧化法在各區域1A至3A之絕緣膜IF3上形成由例如氧化矽膜形成的絕緣膜IF4。
接著，如圖23所示地，使用光刻法及蝕刻法去除其他區域之絕緣膜IF4，以便選擇地殘留區域1Aa之絕緣膜IF4。接著，去除區域1Ab、區域2A及區域3A之絕緣膜IF3。藉此，在區域1Ab、區域2A及區域3A中露出絕緣膜IF1且在區域1Aa中露出絕緣膜IF4。
如此，在檢討例中，圖23之步驟後，氮不僅導入區域1Aa中之絕緣膜IF2與半導體基板SB的界面，亦導入區域1Ab及區域2A中之絕緣膜IF1與半導體基板SB的界面及區域3A中之絕緣膜IF1與半導體層SM的界面。因此，無法分別地解決使用導入氮之絕緣膜IF1作為閘極絕緣膜時，如上所述之在n型MISFET產生臨界值變動之問題及在p型MISFET產生NBTI劣化之問題。
相對於此，在本實施形態中，如圖8中說明地，在區域1Ab、區域2A及區域3A被保護膜SN覆蓋之狀態下進行NO處理。因此，可了解相較於檢討例，本實施形態可抑制氮導入各區域中。
以上，結束檢討例之說明。
圖12顯示接續圖11之本實施形態的製造步驟。
如圖12所示地，形成覆蓋區域1A及區域2A且露出區域3A之抗蝕圖案PR3。接著，以抗蝕圖案PR3作為遮罩進行使用氫氟酸等之濕式蝕刻處理，藉此在區域3A中去除絕緣膜IF1並露出半導體層SM。然後，藉由灰化處理去除抗蝕圖案PR3。
接著，如圖13所示地，藉由熱氧化法在區域3A之半導體層SM上形成由例如氧化矽膜形成的絕緣膜IF5。該絕緣膜IF5在後來之步驟中成為MISFET2Q之閘極絕緣膜GF3。此外，絕緣膜IF5之膜厚係大約2至3nm。
在區域3A中進行圖8之NO處理時，形成絕緣膜IF1。但是，在圖12之步驟中去除區域3A之絕緣膜IF1並在圖13之步驟中在區域3A中形成新的絕緣膜IF5。因此，藉由圖8之NO處理在區域3A中之絕緣膜IF1與半導體層SM的界面即便稍微導入氮，在該界面導入之氮亦藉由圖12之步驟與絕緣膜IF1一起去除。因此，可進一步減少MISFET2Q特性變動之虞。
此外，形成在區域3A中之MISFET2Q係形成在SOI基板中之電晶體，且係稱為SOTB(Silicon-On-Thin-Buried oxide(薄氧化物埋層上覆矽))之完全空乏型的電晶體。如此之電晶體係用大約0.75V之超低電壓驅動。此外，未在作為通道區域之半導體層SM中進行臨界值調整用的離子植入來抑制因不純物之不均一產生的臨界值變動等。即，半導體層SM係未藉由離子植入等導入n型或p型不純物的本質半導體。或者，即使在半導體層SM內導入p型不純物，其不純物濃度亦在1´1013 /cm3 以下。因此，相較於形成在區域1Ab及區域2A中之高耐壓MISFET，形成在區域3A中之MISFET2Q因導入氮產生之臨界值變動等的影響非常大。因此，如上所述地，宜使在區域3A中之絕緣膜IF5與半導體層SM的界面稍微殘留氮的可能性更小。
因此，在本實施形態中，先形成區域2A之作為MISFET1Q之閘極絕緣膜的絕緣膜IF1，然後，去除區域3A之絕緣膜IF1並形成區域3A之作為MISFET2Q之閘極絕緣膜的絕緣膜IF5。此外，進行NO處理時，可未在區域3A中形成絕緣膜IF5。
即，亦可技術地在圖8之區域1Aa中形成絕緣膜IF2，並在進行NO處理前在區域3A中形成絕緣膜IF5。在此情形中，因為區域3A之絕緣膜IF5亦被保護膜SN覆蓋，所以即使進行NO處理氮亦幾乎未導入絕緣膜IF5中。但是，氮亦有稍微導入絕緣膜IF5中之可能性。如上所述地，在MISFET2Q中導入氮之影響非常大。因此，宜在區域3A中使氮導入絕緣膜IF5與半導體層SM之界面的可能性更小。因此，更佳的是如本實施形態地在進行NO處理時還未形成作為MISFET2Q之閘極絕緣膜的絕緣膜IF5。
此外，可在形成圖13之絕緣膜IF5後，在形成圖14之各閘極電極用的導電性膜FG前，在包含例如氮之環境中，在區域1A至區域3A之全面進行電漿處理。藉由該電漿處理，使區域1Aa之絕緣膜IF4的表面、區域1Ab及區域2A之絕緣膜IF1的表面及區域3A之絕緣膜IF5的表面氮化。該電漿處理之氮化與NO處理之氮化不同，只使各絕緣膜之表面附近氮化，而各絕緣膜與半導體基板SB之界面則大致未氮化。即，在各絕緣膜膜厚一半之上部導入的氮濃度比在各絕緣膜膜厚一半之下部導入的氮濃度大。
藉此進行如此之電漿處理，可獲得以下之效果。例如，可防止導入閘極電極之不純物擴散至半導體基板SB中。若用p型電晶體來說明，可防止導入閘極電極之硼(B)等的p型不純物因在各製造步驟實施之熱處理而由閘極電極中向半導體基板SB擴散。此外，可提高閘極絕緣膜之介電率。例如，若閘極絕緣膜為氧化矽膜，可使氧化矽膜之上部形成介電率高之氧氮化矽膜。藉此，在維持閘極絕緣膜之物理膜厚為厚之情形下，閘極絕緣膜之電性膜厚可為薄。
圖14顯示接續圖13之本實施形態的製造步驟，且顯示各閘極電極用之導電性膜FG及蓋膜用之絕緣膜IF6的形成步驟。
首先，以覆蓋區域1A至區域3A之方式，藉由例如CVD法堆積例如多晶矽膜作為各閘極電極用之導電性膜FG。接著，使用光刻法及離子植入法將不純物導入各區域之導電性膜FG。在此將n型不純物導入區域1A及區域3A之導電性膜FG並將p型不純物導入區域2A之導電性膜FG。接著，藉由例如CVD法，在導電性膜FG上堆積例如氮化矽膜作為各閘極電極上之蓋膜用的絕緣膜IF6。此外，構成各閘極電極之導電性膜FG不限於多晶矽膜，可為金屬膜或多晶矽膜與金屬膜之積層膜。
接著，如圖15所示地，使用光蝕法及乾式蝕刻法，使絕緣膜IF6及導電性膜FG圖案化。藉此，在區域1Aa中形成記憶體閘極電極MG，在區域1Ab中形成控制閘極電極CG，在區域2A中形成閘極電極GH且在區域3A中形成閘極電極GL。此外，在各閘極電極上分別形成蓋膜CP。接著，藉由去除由各閘極電極露出之絕緣膜，在區域1Aa之記憶體閘極電極MG下形成作為閘極絕緣膜GF1a之一部份的絕緣膜X2，在區域1Ab之控制閘極電極CG下形成閘極絕緣膜GF1b，在區域2A之閘極電極GH下形成閘極絕緣膜GF2且在區域3A之閘極電極GL下形成閘極絕緣膜GF3。
圖16顯示偏移間隔物OS之形成步驟。
首先，以覆蓋區域1A至區域3A之方式，藉由例如CVD法形成由例如氧化矽膜形成之絕緣膜。接著，藉由對該絕緣膜進行異向性蝕刻，在記憶體閘極電極MG、控制閘極電極CG、閘極電極GH及閘極電極GL之側面分別形成偏移間隔物OS。在此，在區域1Aa中藉由繼續異向性蝕刻去除由偏移間隔物OS露出之絕緣膜IF3及絕緣膜IF2。藉此，在記憶體閘極電極MG下形成具有絕緣膜X1、電荷累積層CSL及絕緣膜X2之閘極絕緣膜GF1a。
圖17顯示在圖3A中形成暫置側壁間隔物DSW及磊晶層EP之步驟。
首先，以覆蓋區域1A至區域3A之方式，藉由例如CVD法形成由例如氮化矽膜形成之絕緣膜IF7。接著，以選擇地覆蓋區域1A及區域2A之絕緣膜IF7的抗蝕圖案(未圖示)作為遮罩，藉由異向性蝕刻加工區域3A之絕緣膜IF7，在閘極電極GL之側面透過偏移間隔物OS形成暫置側壁間隔物DSW。然後，藉由灰化處理去除抗蝕圖案。
接著，藉由磊晶成長，在區域3A之半導體層SM上形成由例如單晶矽形成之磊晶層EP(半導體層EP)。半導體層EP之膜厚係大約20nm至40nm。此時，因為區域3A之閘極電極GL被蓋膜CP覆蓋，所以閘極電極GL上未形成磊晶層EP。此外，因為區域1A及區域2A被絕緣膜IF7覆蓋，所以未形成磊晶層EP。
此外，該磊晶成長宜在未在半導體層SM中藉由離子植入等進行不純物之導入的狀態下進行，例如宜在形成後述延伸區域EX前進行。
其理由係在因離子植入步驟受到破壞之半導體層SM上形成磊晶層EP時，因上述破壞使構成半導體層SM之矽的結晶性產生不均一，無法良好地成長磊晶層EP。結果，磊晶層EP恐有無法用所希望膜厚及形狀形成之虞。因此，在本實施形態之半導體裝置中，在形成延伸區域EX前進行磊晶層EP之形成。
此外，雖然磊晶層EP因與半導體層SM同材料而一體化，但在本實施形態中，為了容易了解發明，用虛線表示磊晶層EP與半導體層SM之邊界。此外，藉由後來之步驟在磊晶層EP內及半導體層SM內形成擴散區域D時，非常難以判明磊晶層EP之圖示，因此在圖中藉由箭號表示磊晶層EP。
接著，如圖18所示地，在難以削去偏移間隔物OS之條件下進行蝕刻處理，藉此在區域3A中去除暫置側壁間隔物DSW及蓋膜CP，並在區域1A及區域2A中去除絕緣膜IF7及蓋膜CP。此外，因為暫置側壁間隔物DSW、絕緣膜IF7及蓋膜CP由相同材料形成，所以可同時地去除它們。因此，不需要進行遮罩之追加，故可簡化製造步驟。
接著，使用光刻法及離子植入法在區域1A至區域3A中分別形成不純物區域。
在區域1A中形成n型不純物區域LMS、LDD1、LMD。不純物區域LMS構成記憶體單元MC之源極區域的一部份，且形成在控制閘極電極CG之一側的半導體基板SB中。不純物區域LDD1係電性連接選擇電晶體STr及記憶體電晶體MTr之區域，且形成在控制閘極電極CG之另一側與記憶體閘極電極MG之一側間的半導體基板SB中。不純物區域LMD構成記憶體單元MC之汲極區域的一部份，且形成在記憶體閘極電極MG之另一側的半導體基板SB中。
在區域2A中形成2個p型不純物區域LDD2。2個不純物區域LDD2分別構成MISFET1Q之源極區域的一部份及MISFET1Q之汲極區域的一部份，且形成在閘極電極GH兩側之半導體基板SB中。
在區域3A中形成2個n型延伸區域(不純物區域)EX。2個延伸區域EX分別構成MISFET2Q之源極區域的一部份及MISFET2Q之汲極區域的一部份，且形成在閘極電極GL兩側之半導體層SM及延伸層EP中。
圖19顯示在區域1A至區域3A中形成側壁間隔物SW及擴散區域之步驟。
首先，以覆蓋區域1A至區域3A之方式，藉由例如CVD法形成由例如氮化矽膜形成之絕緣膜。接著，對該絕緣膜進行異向性蝕刻，藉此在記憶體閘極電極MG、控制閘極電極CG、閘極電極GH及閘極電極GL之側面分別透過偏移間隔物OS形成側壁間隔物SW。
接著，使用光刻法及離子植入法在區域1A中形成擴散區域MS、D1、MD，在區域2A中形成擴散區域D2且在區域3A中形成擴散區域D3。
在區域1A中，n型擴散區域MS、D1、MD分別由側壁間隔物SW露出且形成在形成不純物區域LMS、LDD1、LMD之半導體基板SB中，並具有比不純物區域LMS、LDD1、LMD高之不純物濃度。擴散區域MS與不純物區域LMS連接且構成記憶體單元MC之源極區域的一部份。擴散區域MD與不純物區域LMD連接且構成記憶體單元MC之汲極區域的一部份。
在區域2A中，p型擴散區域D2分別由側壁間隔物SW露出且形成在形成不純物區域LDD2之半導體基板SB中，並具有比不純物區域LDD2高之不純物濃度。擴散區域D2與不純物區域LDD2連接且構成MISFET1Q之源極區域的一部份及汲極區域的一部份。
在區域3A中，n型擴散區域D3分別形成在由側壁間隔物SW露出之磊晶層EP及半導體基板SB中，且具有比延伸區域EX高之不純物濃度。擴散區域D3與延伸區域EX連接且構成MISFET2Q之源極區域的一部份及汲極區域的一部份。
圖20顯示在區域1A至區域3A中形成矽化物層SI、栓塞PG及配線M1之步驟。
首先，藉由金屬矽化物(Salicide：Self Aligned Silicide(自對齊矽化物))技術，在各擴散區域MD、MS、D1至D3、記憶體閘極電極MG、控制閘極電極CG、閘極電極GH及閘極電極GL之上面上分別形成低電阻之矽化物層SI。
具體而言，矽化物層SI可如下地形成。首先，以覆蓋區域1A至區域3A之方式形成矽化物層SI用之金屬膜。該金屬膜由例如鈷、鎳或鎳鉑合金形成。接著，藉由對半導體基板SB實施熱處理，使擴散區域MD、MS、D1至D3、記憶體閘極電極MG、控制閘極電極CG、閘極電極GH及閘極電極GL與金屬膜反應。藉此，在擴散區域MD、MS、D1至D3、記憶體閘極電極MG、控制閘極電極CG、閘極電極GH及閘極電極GL之上面上形成矽化物層SI。然後，去除未反應之金屬膜。藉由形成矽化物層SI，可降低擴散區域MD、MS、D1至D3、記憶體閘極電極MG、控制閘極電極CG、閘極電極GH及閘極電極GL中之擴散電阻及接觸電阻。
由上述可知，在區域1Aa中形成記憶體電晶體MTr，在區域1Ab中形成選擇電晶體STr，在區域2A中形成MISFET1Q且在區域3A中形成MISFET2Q。
接著，在區域1A至區域3A中，以覆蓋記憶體電晶體MTr、選擇電晶體STr、MISFET1Q及MISFET2Q之方式形成層間絕緣膜IL1。層間絕緣膜IL1可使用氧化矽膜之單體膜或氮化矽膜與在該氮化矽膜上形成厚氧化矽膜之積層膜。形成層間絕緣膜IL1後，可依需要用CMP(Chemical Mechanical Polishing(化學機械拋光))法研磨層間絕緣膜IL1之上面。
接著，藉由光刻法及乾式蝕刻法在層間絕緣膜IL1內形成接觸孔，並藉由在接觸孔內埋入以鎢(W)等為主體之導電性膜而在層間絕緣膜IL1內形成栓塞PG。形成在各區域1A至區域3A中之栓塞PG透過矽化物層SI連接於擴散區域MD、MS、D2、D3。
接著，在埋入栓塞PG之層間絕緣膜IL1上形成層間絕緣膜IL2。然後，在層間絕緣膜IL2中形成配線用之溝後，在配線用之溝中埋入以例如銅為主成分之導電性膜，藉此在層間絕緣膜IL2內形成與栓塞PG連接之配線M1。該配線M1之構造稱為所謂金屬鑲嵌(Damascene)配線構造。
然後，藉由雙金屬鑲嵌(Dual Damascene)法形成第二層以後之配線，但在此省略圖示及其說明。此外，配線M1及配線M1上層之配線不限於金屬鑲嵌配線構造，可使導電性膜圖案化而形成，例如可形成鎢配線或鋁配線。
如上所述地，可製造本實施形態之半導體裝置。
以上，雖然依據其實施形態具體地說明由本發明人作成之發明，但當然本發明不限於前述實施形態，可在不脫離其主旨之範圍內進行各種變更。
例如，在本實施形態中例示形成在SOI基板上之電晶體且稱為SOTB之完全空乏型電晶體的MISFET2Q，作為形成在區域3A中之低耐壓MISFET。但是，形成在區域3A中之低耐壓MISFET可為未形成在上述SOI基板上而形成在未形成絕緣層BX及半導體層SM之半導體基板SB上(塊基板上)的MISFET。
1A、1Aa、1Ab、2A、3A‧‧‧區域
1Q‧‧‧p型MISFET
2Q‧‧‧n型MISFET
AR0、AR1‧‧‧活性區域
BL0、BL1‧‧‧位元線
BX‧‧‧絕緣層
CHP‧‧‧半導體晶片
CG‧‧‧控制閘極電極
CG0、CG1‧‧‧控制閘極線
CP‧‧‧蓋膜
CSL‧‧‧電荷累積層
C1、C2、C3‧‧‧電路方塊
DNW1、DNW2、NW‧‧‧n型井
DSW‧‧‧暫置側壁間隔物
D1、D2、D3、MD、MS‧‧‧擴散區域
EP‧‧‧磊晶層(半導體層)
EX‧‧‧延伸區域(不純物區域)
FG‧‧‧導電性膜
GF1a、GF1b、GF2、GF3‧‧‧閘極絕緣膜
GH、GL‧‧‧閘極電極
IF1、IF2、IF3、IF4、IF5、IF6、IF7、X1、X2‧‧‧絕緣膜
IL1、IL2‧‧‧層間絕緣膜
LDD1、LDD2、LMD、LMS‧‧‧不純物區域
MC‧‧‧記憶體單元
MG‧‧‧記憶體閘極電極
MG0、MG1‧‧‧記憶體閘極線
MTr‧‧‧記憶體電晶體
M1‧‧‧配線
NO‧‧‧氮導入處
OS‧‧‧偏移間隔物
PG‧‧‧栓塞
PR1、PR2、PR3‧‧‧抗蝕圖案
PW1、PW2‧‧‧p型井
SB‧‧‧半導體基板
SI‧‧‧矽化物層
SL0、SL1‧‧‧源極線
SM‧‧‧半導體層
SN‧‧‧保護膜
STI‧‧‧元件分離部
STr‧‧‧選擇電晶體
SW‧‧‧側壁間隔物
圖1係顯示一實施形態之半導體裝置的半導體晶片配置的電路方塊圖。
圖2係非依電性記憶體電路之一部分記憶體的電路圖。
圖3係非依電性記憶體電路之一部分記憶體的平面配置圖。
圖4係顯示一實施形態之半導體裝置製造步驟的截面圖。
圖5係顯示接續圖4之半導體裝置製造步驟的截面圖。
圖6係顯示接續圖5之半導體裝置製造步驟的截面圖。
圖7係顯示接續圖6之半導體裝置製造步驟的截面圖。
圖8係顯示接續圖7之半導體裝置製造步驟的截面圖。
圖9係顯示接續圖8之半導體裝置製造步驟的截面圖。
圖10係顯示接續圖9之半導體裝置製造步驟的截面圖。
圖11係顯示接續圖10之半導體裝置製造步驟的截面圖。
圖12係顯示接續圖11之半導體裝置製造步驟的截面圖。
圖13係顯示接續圖12之半導體裝置製造步驟的截面圖。
圖14係顯示接續圖13之半導體裝置製造步驟的截面圖。
圖15係顯示接續圖14之半導體裝置製造步驟的截面圖。
圖16係顯示接續圖15之半導體裝置製造步驟的截面圖。
圖17係顯示接續圖16之半導體裝置製造步驟的截面圖。
圖18係顯示接續圖17之半導體裝置製造步驟的截面圖。
圖19係顯示接續圖18之半導體裝置製造步驟的截面圖。
圖20係顯示接續圖19之半導體裝置製造步驟的截面圖。
圖21係顯示檢討例之半導體裝置製造步驟的截面圖。
圖22係顯示接續圖21之半導體裝置製造步驟的截面圖。
圖23係顯示接續圖22之半導體裝置製造步驟的截面圖。

Claims (14)

  1. 一種半導體裝置之製造方法，係具有形成第一MISFET之第一區域及形成第二MISFET之第二區域的半導體裝置之製造方法，且具有以下步驟： (a)在該第一區域及該第二區域之半導體基板上形成第一絕緣膜； (b)在該第一絕緣膜上形成由與該第一絕緣膜不同之材料形成的保護膜； (c)藉由選擇地去除該第一區域之該保護膜及該第一絕緣膜，使該第一區域之該半導體基板露出； (d)於該(c)步驟後，在該第一區域之該半導體基板上形成第二絕緣膜； (e)於該(d)步驟後，在該第二區域之該第一絕緣膜被該保護膜覆蓋的狀態下，在包含氮之環境中對該半導體基板進行熱處理，藉此在該第一區域中之該半導體基板與該第二絕緣膜的界面導入氮； (f)於該(e)步驟後，去除該第二區域之該保護膜； (g)於該(f)步驟後，在該第一區域之該第二絕緣膜上及該第二區域之該第一絕緣膜上形成第一導電性膜；及 (h)藉由使該第一導電性膜圖案化，分別地在該第一區域中形成該第一MISFET之第一閘極電極並在該第二區域中形成該第二MISFET之第二閘極電極。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中在該(e)步驟後且在該(f)步驟前更具有以下步驟： (i)在該第一區域之該第二絕緣膜上及該第二區域之該保護膜上，形成第三絕緣膜； (j)在該第三絕緣膜上形成第四絕緣膜；及 (k)於該(j)步驟後，選擇地去除該第二區域之該第四絕緣膜及該第三絕緣膜，以殘留該第一區域之該第四絕緣膜及該第三絕緣膜， 在該(g)步驟中，在該第四絕緣膜上形成該第一區域之該第一導電性膜， 在該(h)步驟中，在該第四絕緣膜上形成該第一區域之該第一閘極電極， 該第一MISFET之第一閘極絕緣膜具有該第一區域之該第二絕緣膜、該第三絕緣膜及該第四絕緣膜。
  3. 如申請專利範圍第2項之半導體裝置之製造方法，其中： 該第三絕緣膜及該保護膜由相同材料形成， 該(k)步驟中之該第三絕緣膜的去除及該(f)步驟中之該保護膜的去除，係藉由相同之蝕刻處理來進行。
  4. 如申請專利範圍第2項之半導體裝置之製造方法，其中在該(f)步驟後且在該(g)步驟前更具有以下步驟： 在包含氮之環境中，對該第一區域之該第四絕緣膜的表面及該第二區域之該第一絕緣膜的表面，進行電漿處理。
  5. 如申請專利範圍第2項之半導體裝置之製造方法，其中： 該第三絕緣膜係電荷累積層， 該第一MISFET構成非依電性記憶體單元之一部份。
  6. 如申請專利範圍第5項之半導體裝置之製造方法，其中： 該第三絕緣膜由氮化矽膜形成， 該第二絕緣膜及該第四絕緣膜由氧化矽膜形成。
  7. 如申請專利範圍第5項之半導體裝置之製造方法，其中： 該非依電性記憶體單元具有該第一MISFET及該第二MISFET， 該第二MISFET構成該非依電性記憶體單元之選擇電晶體。
  8. 如申請專利範圍第7項之半導體裝置之製造方法，其中該第一MISFET及該第二MISFET分別為n型電晶體。
  9. 如申請專利範圍第1項之半導體裝置之製造方法，其中： 該第一MISFET係n型電晶體， 該第二MISFET係p型電晶體。
  10. 如申請專利範圍第1項之半導體裝置之製造方法，其中在該(e)步驟中，導入該第二區域中之該半導體基板與該第一絕緣膜之界面的氮量比導入該第一區域中之該半導體基板與該第二絕緣膜之界面的氮量少。
  11. 如申請專利範圍第10項之半導體裝置之製造方法，其中在該(e)步驟中，該保護膜具有作為氮化防止膜之機能。
  12. 如申請專利範圍第1項之半導體裝置之製造方法，其中： 該半導體裝置更包含形成第三MISFET之第三區域， 在該第三區域之該半導體基板上形成絕緣層， 在該絕緣層上形成第一半導體層， 在該(a)步驟中形成之該第一絕緣膜，亦形成在該第三區域之該第一半導體層上， 在該(e)步驟中進行之該熱處理，係在該第三區域之該第一絕緣膜被該保護膜覆蓋之狀態下進行， 在該(f)步驟中，亦去除該第三區域之該保護膜， 在該(f)步驟後且在該(g)步驟前，更具有以下步驟： (i)選擇地去除該第三區域之該第一絕緣膜，以殘留該第一區域之該第二絕緣膜及該第二區域之該第一絕緣膜；及 (j)在該(i)步驟後，在該第三區域之該第一半導體層上形成第五絕緣膜， 在該(g)步驟中所形成之該第一導電性膜，亦形成在該第三區域之該第五絕緣膜上， 在該(h)步驟中，藉由使該第一導電性膜圖案化，在該第三區域中形成第三閘極電極。
  13. 如申請專利範圍第12項之半導體裝置之製造方法，其中該第五絕緣膜之膜厚比該第一絕緣膜之膜厚薄。
  14. 如申請專利範圍第13項之半導體裝置之製造方法，其中該第三MISFET之驅動電壓，比該第一MISFET及該第二MISFET之驅動電壓低。
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