CN109698120A - 制造半导体器件的方法 - Google Patents

制造半导体器件的方法 Download PDF

Info

Publication number
CN109698120A
CN109698120A CN201811145953.1A CN201811145953A CN109698120A CN 109698120 A CN109698120 A CN 109698120A CN 201811145953 A CN201811145953 A CN 201811145953A CN 109698120 A CN109698120 A CN 109698120A
Authority
CN
China
Prior art keywords
insulating film
region
film
area
misfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811145953.1A
Other languages
English (en)
Other versions
CN109698120B (zh
Inventor
山本芳树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN109698120A publication Critical patent/CN109698120A/zh
Application granted granted Critical
Publication of CN109698120B publication Critical patent/CN109698120B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

本发明涉及一种制造半导体器件的方法。提高半导体器件的可靠性。第一绝缘膜和保护膜被形成在半导体衬底上。第一区域的所述第一绝缘膜和所述保护膜选择性地被移除，并且绝缘膜被形成在暴露的半导体衬底上。在第二区域、第三区域和第四区域中的所述第一绝缘膜覆盖有所述保护膜的状态下，所述半导体衬底在包含氮的气氛中被热处理，从而将氮引入到在所述第一区域中的所述半导体衬底与所述第二绝缘膜之间的所述界面。换句话说，氮引入点被形成在所述半导体衬底与所述第二绝缘膜之间的所述界面上。在该配置中，所述保护膜用作防氮化膜。

Description

制造半导体器件的方法
相关申请的交叉引用
包括说明书、附图和摘要的于2017年10月20日提交的日本专利申请No.2017-203343的公开内容通过引用全部并入本文。
技术领域
本发明涉及一种制造半导体器件的方法，并且例如涉及一种有效地被用于具有非易失性存储器单元的半导体器件的技术。
背景技术
作为电可写和可擦除非易失性存储器单元，电可擦除可编程只读存储器(EEPROM)和闪速存储器已经广泛地使用。在这样的非易失性存储器单元中，浮动栅极电极或者陷阱绝缘膜(其被插入在绝缘膜(诸如氧化膜)之间)被提供在金属绝缘体半导体场效应晶体管(MISFET)的栅极电极之间。被存储在浮动栅极电极或者陷阱绝缘膜中的荷电状态用作存储信息。陷阱绝缘膜是其中电荷能够被存储的绝缘层(例如，氮化硅膜)。金属氧化物氮化物氧化物半导体(MONOS)晶体管广泛地被用作非易失性存储器单元。
例如，日本未审专利申请公开No.2015-118974公开了一种在半导体衬底上形成三种具有不同的耐受电压的晶体管和MONOS晶体管的技术。
而且，美国专利No.8916432公开了一种在其中绝缘膜(ONO膜)通过将氧化膜、氮化膜和氧化膜顺序地堆叠在具有MOS晶体管区域和非易失性存储器晶体管的半导体衬底上形成并且然后被形成在MOS晶体管区域上的ONO膜被移除的技术。
发明内容
对于MONOS晶体管的栅极绝缘膜而言，氧化硅膜通过将半导体衬底热氧化首先被形成为下膜，氮化硅膜在下膜上被形成为电荷存储层，并且然后氧化硅膜在电荷存储层上被形成为上膜。这时候，为了改进诸如保持性的非易失性存储器特性，下膜在NO或者N2O的气氛中被热处理以便将氮引入到下层与半导体衬底之间的界面。然而，热处理在半导体衬底上被执行并且因此可以改变或者劣化在来自MONOS晶体管的不同的区域中形成的MISFET的特性。
其它问题和新颖特征将由本说明书的描述和附图澄清。
根据实施例，一种制造包括其中第一MISFET将被形成的第一区域和其中第二MISFET将被形成的第二区域的半导体器件的方法，包括以下步骤：(a)在第一区域和第二区域中的半导体衬底上形成第一绝缘膜，和(b)在第一绝缘膜上形成由来自第一绝缘膜的不同的材料制成的保护膜。
根据实施例，一种制造包括其中第一MISFET将被形成的第一区域和其中第二MISFET将被形成的第二区域的半导体器件的方法，包括以下步骤：(a)在第一区域和第二区域中的半导体衬底上形成第一绝缘膜，和(b)在第一绝缘膜上形成由来自第一绝缘膜的不同的材料制成的保护膜。制造半导体器件的方法还包括以下步骤：(e)通过在第二区域的第一绝缘膜被覆盖有保护膜的状态下在包含氮和氧的气氛中的半导体衬底上执行热处理将氮引入第一区域中的半导体衬底与第二绝缘膜之间的界面。制造半导体器件的方法还包括以下步骤：(f)移除第二区域的保护膜；(g)在第一区域的第二绝缘膜和第二区域的第一绝缘膜上形成第一导电膜；以及(h)通过将第一导电膜图案化形成第一区域中的第一MISFET的第一栅极电极和第二区域中的第二栅极电极。
根据实施例，半导体器件的可靠性能够提高。
附图说明
图1是根据实施例的示出用作半导体器件的半导体芯片的布局的电路块图；
图2是示出非易失性存储器电路的部分中的存储器单元的电路图；
图3示出了非易失性存储器电路的部分中的存储器单元的布局；
图4是根据实施例的示出半导体器件的制造步骤的剖视图；
图5是示出在图4之后半导体器件的制造步骤的剖视图；
图6是示出在图5之后半导体器件的制造步骤的剖视图；
图7是示出在图6之后半导体器件的制造步骤的剖视图；
图8是示出在图7之后半导体器件的制造步骤的剖视图；
图9是示出在图8之后半导体器件的制造步骤的剖视图；
图10是示出在图9之后半导体器件的制造步骤的剖视图；
图11是示出在图10之后半导体器件的制造步骤的剖视图；
图12是示出在图11之后半导体器件的制造步骤的剖视图；
图13是示出在图12之后半导体器件的制造步骤的剖视图；
图14是示出在图13之后半导体器件的制造步骤的剖视图；
图15是示出在图14之后半导体器件的制造步骤的剖视图；
图16是示出在图15之后半导体器件的制造步骤的剖视图；
图17是示出在图16之后半导体器件的制造步骤的剖视图；
图18是示出在图17之后半导体器件的制造步骤的剖视图；
图19是示出在图18之后半导体器件的制造步骤的剖视图；
图20是示出在图19之后半导体器件的制造步骤的剖视图；
图21是根据检查示例的示出半导体器件的制造步骤的剖视图；
图22是示出在图21之后半导体器件的制造步骤的剖视图；以及
图23是示出在图22之后半导体器件的制造步骤的剖视图。
具体实施方式
为了解释的方便，可以分离地描述多个部分或者实施例。除非另外指定，否则部分或者实施例彼此相关。部分或者实施例中的一个是例如其它部分或者实施例中的一些或全部的修改、应用、详细解释和补充解释。在以下实施例中，除非另外指定或者在理论上清楚地限于特定数目，否则元件的数目(包括数目、数值、数量和范围)不限于特定数目。因此，元件的数目可以大于或小于特定数目。而且，除非另外指定并且在理论上清楚地要求，否则以下实施例的构成元素(包括操作步骤)不总是必要的。类似地，除非另外指定或者在理论上清楚地排除，否则在以下实施例中的构成元素的形状和位置关系包括构成元素的接近或者类似形状。
这也适用于数值和范围。下面将参考附图特别地描述实施例。具有相同功能的构件由相同附图标记指示并且其重复的解释在用于解释实施例的所有附图中被省略。在以下实施例中，除非必要，否则将不重复相同或者类似部分的解释。
在实施例的附图中，部分线可以被省略以提高可见性。
(实施例)
图1是粗略地示出用作本实施例的半导体器件的半导体芯片CHP的布局的电路块图。
电路块C1是构成非易失性存储器电路(例如，EEPROM和闪速存储器)并且包括被形成为半导体元件的多个存储器单元MC的区域。
电路块C2是构成输入/输出(I/O)电路并且包括被形成为在大约3.3V的电压下驱动的半导体元件的高压MISFET的区域。
电路块C3是构成包括中央处理单元(CPU)和静态随机存取存储器(SRAM)的逻辑电路并且包括被形成为在比高压MISFET更低的耐受电压下并且在大约0.75V的电压下驱动的半导体元件的低压MISFET的区域。
图2和3示出了电路块C1的非易失性存储器电路的一部分作为四个存储器单元(非易失性存储器单元)MC的电路图和布局平面图。在图3的平面图中，存储器栅极线MG0和MG1和控制栅极线CG0和CG1被阴影化以便清楚地查看。
存储器单元MC中的每一个包括存储器晶体管MTr和选择晶体管STr并且被耦合到例如存储器栅极线MG0、控制栅极线CG0、位线BL0和源极线SL0。存储器单元MC被形成在由器件隔离部分STI分离的有源区AR0和AR1。有源区AR0和AR1主要地包括被形成为用于存储器单元MC的源极区的扩散区MS和杂质区LMS和被形成为用于存储器单元MC的漏极区的扩散区MD和杂质区LMD。
下面将参考图20中的区域1A(存储器单元MC的剖视图)讨论图2和图3中所示的配置。
存储器栅极线MG0和MG1中的每一个在X方向上延伸，被耦合到在X方向上彼此邻近的存储器单元MC，并且包括图20中所示的存储器栅极电极MG。
控制栅极线CG0和CG1中的每一个在X方向上延伸，被耦合到在X方向上彼此邻近的存储器单元MC，并且包括图20中所示的控制栅极电极CG。
位线BL0和BL1中的每一个在Y方向上延伸，被耦合到在Y方向上彼此邻近的存储器单元MC，并且电气耦合到构成图20中所示的漏极区的扩散区MD和杂质区LMD。而且，位线BL0和BL1各自包括例如图20中所示的导线M1或导线M1上面的导线(未示出)。
源极线SL0和SL1中的每一个在Y方向上延伸，被耦合到在Y方向上彼此邻近的存储器单元MC，并且电气耦合到构成图20中所示的源极区的扩散区MS和杂质区LMS。而且，源极线SL0和SL1各自包括例如图20中所示的导线M1或导线M1上面的导线(未示出)。源极线SL0和SL1各自耦合到全局源极线并且接收共同电势。
<制造半导体器件的方法>
参考图4至图20，下面将描述根据本实施例的制造半导体器件的方法。首先，下面将讨论图4至图20中的区域1A和区域2A和3A。
在区域1A中，存储器单元MC被形成为构成半导体芯片CHP中的电路块C1的非易失性存储器电路的半导体元件。区域1A对应于沿着图3的线A-A取得的剖视图。区域1A包括区域1Aa和区域1Ab。在区域1aa中，形成存储器单元MC的存储器晶体管MTr。在区域1ab中，形成存储器单元MC的选择晶体管STr。
在区域2A中，形成p型MISFET 1Q，其是半导体芯片CHP中的电路块C2的高压MISFET。虽然n型高压MISFET也被形成在电路块C2中，但是省略了其解释。
在区域3A中，形成n型MISFET 2Q，其是半导体芯片CHP中的电路块C3的低压MISFET。虽然p型高压MISFET也被形成在电路块C3中，但是省略了其解释。
图4示出了所谓的绝缘硅(SOI)衬底，其包括用作支持衬底的半导体衬底SB、被形成在半导体衬底SB上的绝缘层BX和被形成在绝缘层BX上的半导体层SM。
半导体衬底SB优选地由具有大约1至10Ωcm的比电阻的单晶硅(例如，p型单晶硅)制成。例如，绝缘层BX由氧化硅制成并且具有大约10至20nm的厚度。半导体层SM优选地由具有大约1至10Ωcm的比电阻并且具有例如10至20nm的厚度的单晶硅制成。杂质未被通过离子注入等引入到半导体层。
下面将描述准备SOI衬底的步骤的示例。SOI衬底可以通过注入氧(SIMOX)的分离制造。在SIMOX中，氧(O2)利用高能量离子注入到由硅(Si)制成的半导体衬底，并且然后硅和氧通过随后的热处理被限制，在比半导体衬底的表面稍微地更深的位置处形成由氧化硅制成的绝缘层BX。在这种情况下，在绝缘层BX下面的半导体衬底被形成为半导体衬底SB的状态下，在绝缘层BX上剩余的硅的薄膜被形成为半导体层SM。备选地，SOI衬底可以通过键合形成。在键合中，例如，由硅制成的第一半导体衬底的表面被氧化以形成绝缘层BX，并且然后由硅制成的第二半导体衬底通过高温处的接触键合被键合到第一半导体衬底。此后，第二半导体衬底在厚度方面减少。在这种情况下，在绝缘层BX下面的第一半导体衬底被形成为半导体衬底SB的状态下，在绝缘层BX上剩余的半导体衬底的薄膜被形成为半导体层SM。SOI衬底可以通过另一方法(例如，智能切割过程)制作。
随后地，沟槽通过半导体层SM、绝缘层BX和半导体衬底SB形成并且被填充有绝缘膜，形成器件隔离部分STI(未示出)。区域1A至3A通过器件隔离部分STI彼此隔离。
然后，根据光刻法和离子注入，n型阱NW被形成在区域2A的半导体衬底SB上，n型阱DNW被形成在第一区域1A的半导体衬底SB上，并且p型阱PW1被形成在阱DNW1中。离子可以被注入到区域1A的阱PW1的表面和区域2A的阱NW的表面以便调节阈值。
随后地，根据光刻法和离子注入，n型阱DNW2被形成在区域3A的半导体衬底SB上，并且p型阱PW2被形成在阱DNW2中。阱PW2是用作MISFET 2Q的栅极连同稍后将讨论的栅极电极GL的区域，以及用于通过独立于栅极电极GL将电压施加到阱PW2控制MISFET的阈值的区域。为了将电压施加到阱PW2，区域3A的半导体层SM和绝缘层BX被部分地移除并且阱PW2被暴露为馈电区。省略馈电区的解释。而且，具有比阱PW2更高的浓度的p型杂质区可以被形成在与绝缘层BX接触的阱PW2的表面上。
然后，如在图5中所示，区域1A和区域2A的半导体层SM和绝缘层BX选择性地并且顺序地被移除以便留下区域3A的半导体层SM和绝缘层BX，使区域1A和区域2A的半导体衬底SB暴露。
随后地，如在图6中所示，例如，包括氧化硅膜的绝缘膜IF1通过热氧化被形成在区域3A的半导体层SM和区域1A和区域2A的半导体衬底SB上。绝缘膜IF1具有大约8nm的厚度。
然后，保护膜SN被形成在绝缘膜IF1上。保护膜SN能够由例如化学气相沉积(CVD)形成并且包括例如氮化硅膜。保护膜SN具有大约5至30nm的厚度。
保护膜SN被提供以在后续NO处理中防止氮被引入到区域2A的绝缘膜IF1与半导体衬底SB之间的界面和区域3A的绝缘膜IF1与半导体层SM之间的界面。因此，保护膜SN优选地由与绝缘膜IF1不同的材料制成。只要膜用作防氮化膜，保护膜SN就可以是任何膜(例如，多晶硅膜或者氮化钛膜)。
然后，如在图7中所示，光致抗蚀剂图案PR1被形成以便覆盖区域1Ab、区域2A和区域3A并且使区域1Aa暴露。随后地，蚀刻利用用作掩模的光致抗蚀剂图案PR1被执行，使得保护膜SN和绝缘膜IF1选择性地被移除并且半导体衬底SN被暴露在区域1Aa中。光致抗蚀剂图案PR1然后通过灰化被移除。
随后地，如在图8中所示，例如，包括氧化硅膜的绝缘膜IF2通过热氧化被形成在未覆盖有保护膜SN的区域中。换句话说，绝缘膜IF2被形成在区域1Aa的半导体衬底SB上。这时候，另一区域覆盖有保护膜SN并且因此绝缘膜IF2未形成在区域中。绝缘膜IF2具有大约2至3nm的厚度。
随后地，半导体衬底SB在包含氮的气氛(例如，NO的气氛或者N2O的气氛)中被热处理。在下文中，热处理的步骤将被称为NO处理。NO处理在大约900℃处进行大约60秒。通过NO处理，氮被引入到绝缘膜IF2与半导体衬底SB之间的界面并且绝缘膜IF2在区域1Aa中部分地氮化。在图8中，其中氮已经被引入在绝缘膜IF2上的点被指示为氮引入点NO。
这时候，另一区域覆盖有保护膜SN并且因此氮几乎不引入到该区域。特别地，氮几乎不引入到在区域1Ab中绝缘膜IF1与半导体衬底SB之间的界面、在区域2A中绝缘膜IF1与半导体衬底SB之间的界面以及在区域3A中在绝缘膜IF1与半导体层SM之间的界面。即使氮被引入到这些界面，被引入到这些界面的氮的量显著地小于被引入到在区域1Aa中绝缘膜IF2与半导体衬底SB之间的界面的氮的量。换句话说，被引入到这些界面的氮的量小于被引入到在区域1Aa中绝缘膜IF2与半导体衬底SB之间的界面的氮的量。
随后地，如在图9中所示，包括例如氮化硅膜的绝缘膜IF3通过例如CVD或者ALD被形成在区域1Aa的绝缘膜IF2上。这时候，绝缘膜IF3被形成在区域1Ab、区域2A和区域3A中的保护膜SN上。绝缘膜IF3具有大约5至10nm的厚度。绝缘膜IF3用作构成存储器晶体管MTr的栅极绝缘膜GF1a的一部分的电荷存储层CSL。绝缘膜IF3是其中电荷能够被存储的陷阱绝缘膜。
然后，包括例如氧化硅膜的绝缘膜IF4通过例如用现场水汽生成(ISSG)氧化被形成在区域1A至3A的绝缘膜IF3上。绝缘膜IF4具有大约3至4nm的厚度。绝缘膜IF4可以通过CVD而不是ISSG氧化形成。
如在图10中所示，光致抗蚀剂图案PR2然后被形成以便覆盖区域1Aa并且使区域1Ab、区域2A和区域3A暴露。随后地，蚀刻利用用作掩模的光致抗蚀剂图案PR2被执行，使得从光致抗蚀剂图案PR2暴露的绝缘膜IF4被移除。这使绝缘膜IF4留在区域1Aa中并且使绝缘膜IF3在其他区域中暴露。光致抗蚀剂图案PR2然后通过灰化被移除。
然后，如在图11中所示，在区域1Ab、区域2A和区域3A中移除绝缘膜IF3和保护膜SN。在暴露在区域1Aa中的绝缘膜IF4几乎不被蚀刻的情况下，膜通过例如利用磷酸钙的湿蚀刻被移除。因此，绝缘膜IF4能够留在区域1Aa中。在保护膜SN下面形成的绝缘膜IF1用作区域1Ab、区域2A和区域3A中的蚀刻停止层膜。换句话说，在图11的移除步骤之后，绝缘膜IF1被暴露在区域1Ab、区域2A和区域3A中，并且绝缘膜IF4被暴露在区域1Aa中。
如在图6中所图示的，保护膜SN不限于氮化硅膜，只要膜具有防止引入氮的功能。因此，可以使用其它膜(诸如多晶硅膜和氮化钛膜)。在这种情况下，在图11的移除步骤中，需要在绝缘膜IF3上执行湿蚀刻并且然后根据另一蚀刻方法移除保护膜SN。这增加了制造过程中的步骤的数目。为了解决该问题，保护膜SN由与绝缘膜IF3相同的材料制成。因此，这些膜能够通过单个湿蚀刻操作被移除，这简化了制造过程。
在本实施例中，在区域1Aa中，氮通过在图8至图11中所图示的制造过程被引入到绝缘膜IF2与半导体衬底SB之间的界面。相反，氮几乎不添加到在区域1Ab和区域2A中绝缘膜IF1与半导体衬底SB之间的界面和在区域3A中在绝缘膜IF1与半导体层SM之间的界面。连同来自本发明人的检查的知识，下面将描述对于区域中的氮的引入的调节的原因。
首先，为了抑制制造成本中的增加，本发明人检查由区域1A至3A中的单层导电膜组成的栅极电极的形成。例如，在背景技术中所描述的日本未审专利申请公开No.2015-118974中，非易失性存储器单元区域中的栅极电极和其它区域中的栅极电极分离地形成。这增加了制造过程中的步骤的数目。
已经查明，如果包括单层导电膜的栅极电极被形成在区域1A至3A中的每个区域中，则在导电膜被形成为栅极电极之前由于在栅绝缘膜上的NO处理而发生问题。下面将讨论这些问题。
NO处理主要地被执行以改进被形成在区域1Aa中的存储器晶体管MTr的电荷存储特性。特别地，在存储器晶体管MTr中，氮被引入到半导体衬底SB与电荷存储层CSL(绝缘膜IF3)之间的绝缘膜X1(绝缘膜IF2)以便改进存储器晶体管MTr的电荷存储特性。这能够改进存储器单元MC的保持特性。
然而，NO处理在半导体衬底SB上执行并且因此氮被引入到不仅区域1Aa的存储器晶体管MTr的栅绝缘膜而且其它区域(例如，区域1Aa、区域2A和区域3A)的晶体管的栅极绝缘膜。本发明人的研究已经证明，阈值在n型MISFET(诸如区域1Ab的选择晶体管STr和区域3A的MISFET 2Q)中波动并且负偏压温度不稳定性在p型MISFET(诸如区域2A的MISFET 1Q)中劣化。换句话说，已经查明，氮的引入可以减少区域中的晶体管的可靠性。
在本实施例中，区域1Ab、区域2A和区域3A在图8中所图示的NO处理期间覆盖有保护膜SN，从而抑制这些区域中的氮的引入。
因此，在图11中被形成在区域1Ab和区域2A中的绝缘膜IF1能够被用作选择晶体管STr的栅极绝缘膜GF1a和MISFET 1Q的栅极绝缘膜GF2。在区域3A中，在后续步骤中移除绝缘膜IF1并且因此MISFET 2Q几乎不由氮的引入影响。
如上文所描述的，在本实施例中，氮能够选择性地仅被引入到区域1Aa。这能够改进存储器晶体管MTr的电荷存储特性并且抑制n型MISFET中的阈值中的波动和其它区域中的p型MISFET中的NBTI的劣化。
<研究示例的解释>
图21至图23示出了本发明人的研究示例。图21至图23等同于本实施例的图8至图11中所图示的步骤。检查示例与本实施例不同，因为在未形成保护膜SN的情况下执行NO处理。
图21是跟随本实施例的步骤7的步骤的剖视图。与在本实施例的图8中不同，未形成保护膜SN。特别地，在图21中，绝缘膜IF2被暴露在区域1Aa中并且绝缘膜IF1被形成在区域1Ab、区域2A和区域3A中，然而保护膜SN未形成在区域1Ab、区域2A和区域3A的绝缘膜IF1上。在研究示例中，在缺少保护膜SN的情况下执行NO处理。因此，氮还被引入到在区域1Ab中和在区域2A中的绝缘膜IF1与半导体衬底SB之间的界面、在区域3A中的绝缘膜IF1与半导体层SM之间的界面、以及在区域1Aa中的绝缘膜IF2与半导体衬底SB之间的界面。在图21中，其中氮被引入的点被指示为氮引入点NO。
随后地，如在图22中所示，包括例如氮化硅膜的绝缘膜IF3通过例如CVD或者ALD被形成在区域1Aa的绝缘膜IF2上。这时候，绝缘膜IF3被形成在区域1Ab、区域2A和区域3A中的绝缘膜IF1上。然后，包括例如氧化硅膜的绝缘膜IF4通过例如ISSG氧化被形成在区域1A至3A的绝缘膜IF3上。
随后地，如在图23中所示，绝缘膜IF4在其它区域中被移除以便根据光刻法和蚀刻选择性地保留区域1Aa中的绝缘膜IF4。
然后，在区域1Ab、区域2A和区域3A中移除绝缘膜IF3。因此，在区域1Ab、区域2A和区域3A中移除绝缘膜IF1并且绝缘膜IF4被暴露在区域1Aa中。
以这种方式，在研究示例中，氮还被引入到在区域1Ab中和区域2A中在绝缘膜IF1与半导体衬底SB之间的界面和在区域3A中绝缘膜IF1与半导体层SM之间的界面以及在图23的步骤之后在区域1Aa中在绝缘膜IF2与半导体衬底SB之间的界面。因此，如果其中氮已经引入的绝缘膜IF1被用作栅极绝缘膜，则研究示例不能解决n型MISFET中的阈值中的波动和p型MISFET中的NBTI的劣化的问题。
相反，在本实施例中，在区域1Ab、区域2A和区域3A覆盖有如在图8中所图示的保护膜SN的状态下执行NO处理。因此，与在研究示例中不同，根据本实施例，能够在区域中抑制氮的引入。
完成研究示例的解释。
图12示出了根据本实施例的在图11之后的制造步骤。
如在图12中所示，光致抗蚀剂图案PR3被形成以便覆盖区域1A和区域2A并且使区域3A暴露。随后地，湿蚀刻利用用作掩模的光致抗蚀剂图案PR3使用氟化氢等被执行，使得绝缘膜IF1被移除并且半导体层SM被暴露在区域3A中。
光致抗蚀剂图案PR3然后通过灰化被移除。
随后地，如在图13中所示，包括例如氧化硅膜的绝缘膜IF5通过热氧化被形成在区域3A的半导体层SM上。在后续步骤中，绝缘膜IF5被形成为MISFET 2Q的栅极绝缘膜GF3。绝缘膜IF5具有大约2至3nm的厚度。
在区域3A中，绝缘膜IF1已经在图8中所示的NO处理时形成。然而，在图12的步骤中移除区域3A的绝缘膜IF1，并且在图13的步骤中在区域3A中附加地形成绝缘膜IF5。因此，即使少量的氮通过图8的NO处理被引入到在区域3A中绝缘膜IF1与半导体层SM之间的界面，在图12的步骤中被引入到界面的氮利用绝缘膜IF1被移除。这还能够减少MISFET 2Q的特性中的改变的可能性。
在区域3A中形成的MISFET 2Q是被形成在SOI衬底上的晶体管和被称为硅上薄隐埋氧化物(SOTB)的全耗尽类型。这样的晶体管在大约0.75V的超低电压下驱动。为了抑制由不均匀杂质引起的阈值波动，用于调节阈值的离子未被注入到用作沟道区的半导体层SM。换句话说，半导体层SM是其中n型或p型杂质未通过离子注入等引入的本征半导体层。即使p型杂质被引入到半导体层SM中，杂质的浓度是1×1013/cm3或更少。因此，如与在区域1Ab和区域2A中形成的高压MISFET相比较，在区域3A中形成的MISFET 2Q显著地受由氮的引入引起的阈值波动影响。出于该原因，进一步减少甚至将少量的氮留在区域3A中绝缘膜IF5与半导体层SM之间的界面上的可能性是期望的。
因此，在本实施例中，绝缘膜IF1首先被形成为区域2A中的MISFET 1Q的栅极绝缘膜，区域3A中的绝缘膜IF1被移除，并且然后绝缘膜IF5被形成为区域3A中的MISFET 2Q的栅极绝缘膜。在NO处理期间，绝缘膜IF5未形成在区域3A中。
换句话说，技术上，绝缘膜IF2能够被形成在图8中的区域1Aa中，并且然后绝缘膜IF5能够在NO处理之前被形成在区域3A中。而且在这种情况下，区域3A的绝缘膜IF5覆盖有保护膜SN并且因此氮几乎不引入到绝缘膜IF5。然而，氮可以稍微地被引入到绝缘膜IF5。如上文所描述的，MISFET 2Q显著地由氮的引入影响。出于该原因，进一步减少甚至将少量的氮引入到在区域3A中绝缘膜IF5与半导体层SM之间的界面上的可能性是期望的。因此，如在本实施例中，更优选的是，用作MISFET 2Q的栅极绝缘膜的绝缘膜IF5未在NO处理期间被形成。
在图13的绝缘膜IF5的形成之后在导电膜FG针对图14中的栅极电极中的每一个形成之前，等离子体处理可以在包含例如氮的气氛中在区域1A至3A上执行。等离子体处理氮化区域1Aa中的绝缘膜IF4的表面、区域1Ab和区域2A中的绝缘膜IF1的表面以及区域3A中的绝缘膜IF5的表面。与在通过NO处理的氮化中不同，通过等离子体处理的氮化仅氮化绝缘膜的附近但是几乎不氮化绝缘膜与半导体衬底SB之间的界面。换句话说，绝缘膜的厚度的上半部分具有比绝缘膜的厚度的下半部分更高的氮浓度。
等离子体处理能够实现以下效果：例如，被引入到栅极电极的杂质能够被防止扩散到半导体衬底SB。在p型晶体管的情况下，p型杂质(例如，被引入到栅极电极的硼(B))能够被防止通过制造步骤中的热处理从栅极电极的内部扩散到半导体衬底SB。而且，能够改进栅极绝缘膜的介电常数。例如，如果栅极绝缘膜是氧化硅膜，则氧化硅膜的上半部分能够是具有高介电常数的氮氧化硅膜。因此，栅极绝缘膜的电气厚度能够利用固定大的物理厚度加以减少。
图14示出了根据本实施例的在图13之后的制造步骤。图14示出了形成用于栅极电极的导电膜FG和用于盖膜的绝缘膜IF6的步骤。
例如，多晶硅膜首先通过例如用于栅极电极的导电膜FG的CVD被沉积以便覆盖区域1A至3A。随后地，杂质根据光刻法和离子注入被引入到区域中的每一个中的导电膜FG。在这种情况下，n型杂质被引入到区域1A和区域3A中的导电膜FG，然而p型杂质被引入到区域2A中的导电膜FG。然后，例如，氮化硅膜由CVD沉积在导电膜FG上，作为用于栅极电极上的盖膜的绝缘膜IF6。构成栅极电极的导电膜FG不限于多晶硅膜并且因此可以是金属膜或者多晶硅膜和金属膜的层压膜。
随后地，如在图15中所示，绝缘膜IF6和导电膜FG根据光刻法和干蚀刻来图案化。这形成区域1Aa中的存储器栅极电极MG、区域1Ab中的控制栅极电极CG、区域2A中的栅极电极GH和区域3A中的栅极电极GL。而且，盖膜CP被形成在栅极电极中的每一个上。然后，从栅极电极暴露的绝缘膜被移除以便形成绝缘膜X2作为以下各项的一部分：在区域1Aa的存储器栅极电极MG下面的栅极绝缘膜GF1a、在区域1Ab的控制栅极电极CG下面的栅极绝缘膜GF1b、在区域2A的栅极电极GH下面的栅极绝缘膜FG2和在区域3A的栅极电极GL下面的栅极绝缘膜FG3。
图16示出了制造偏移间隔物OS的步骤。
首先，包括例如氧化硅膜的绝缘膜由例如CVD形成以便覆盖区域1A至3A。然后，在绝缘膜上执行各向异性蚀刻以便在存储器栅极电极MG、控制栅极电极CG、栅极电极GH和栅极电极GL的侧上形成偏移间隔物OS。这时候，在区域1Aa中，继续各向异性蚀刻以便移除从偏移间隔物OS暴露的绝缘膜IF3和绝缘膜IF2。这在存储器栅极电极MG的下面形成栅绝缘膜GF1a，包括绝缘膜X1、电荷存储层CSL和绝缘膜X2。
图17示出了在区域3A中形成假侧壁间隔物DSW和外延层EP的步骤。
首先，包括例如氮化硅膜的绝缘膜IF7由例如CVD形成以便覆盖区域1A至3A。随后地，区域3A的绝缘膜IF7由各向异性蚀刻处理，并且光致抗蚀剂图案(未示出)用作选择性地覆盖区域1A和区域2A的绝缘膜IF7的掩模。这在栅极电极GL的侧上形成假侧壁间隔物DSW，并且偏离间隔物OS被插入在栅极电极GL与假侧壁间隔物DSW之间。光致抗蚀剂图案然后通过灰化被移除。
此后，由例如单晶硅制成的外延层EP(半导体层EP)通过外延生长被形成在区域3A的半导体层SM上。半导体层EP具有大约20至40nm的厚度。这时候，区域3A的栅极电极GL覆盖有盖膜CP，使得外延层EP未形成在栅极电极GL上。由于区域1A和区域2A覆盖有绝缘膜IF7，因而外延层EP未形成在区域中。
在杂质未由离子注入等引入的状态下，外延地生长半导体层SM(例如，在稍后将讨论的扩展区EX的形成之前)是期望的。
这是因为如果外延层EP被形成在由离子注入的步骤损坏的半导体层SM上，则损坏可能引起组成半导体层SM的硅的结晶度中的变化，从而阻止外延层EP的适当的生长。因此，外延层EP未利用期望的厚度和形状形成。出于该原因，外延层EP在本实施例的半导体器件中的扩展区EX的形成之前被形成。
外延层EP由与半导体层SM相同的材料制成并且因此与半导体层SM集成。在本实施例中，外延层EP与半导体层SM之间的边界由虚线指示以增强本发明的理解。在后续步骤中，扩散区D3被形成在外延层EP和半导体层SM中。这时候，外延层EP相当模糊并且因此由图17中的箭头指示。
随后地，如在图18中所示，在偏移间隔物OS几乎不被蚀刻的条件下，执行蚀刻。这移除区域3A中的假侧壁间隔物DSW和盖膜CP并且移除区域1A和区域2A中的绝缘膜IF7和盖膜CP。假侧壁间隔物DSW、绝缘膜IF7和盖绝缘膜CP由相同材料制成并且因此能够同时被移除。这消除对于附加掩模的需要，从而简化制造过程。
此后，杂质区根据光刻法和离子注入被形成在区域1A至3A中的每一个中。
在区域1A中，形成n型杂质区LMS、LDD1和LMD。杂质区LMS构成存储器单元MC的源极区的一部分并且被形成在半导体衬底SB上的控制栅极电极CG的一侧。杂质区LDD1是电气地耦合选择晶体管STr和存储器晶体管MTr的区域。杂质区LDD1被形成在半导体衬底SB上以便被定位在控制栅极电极CG的其他侧与存储器栅极电极MG的一侧之间。杂质区LMS构成存储器单元MC的漏极区的一部分并且被形成在半导体衬底SB上的存储器栅极电极CG的其他侧上。
在区域2A中，形成两个p型杂质区LDD2。两个杂质区LDD2分别地构成MISFET 1Q的源极区的一部分和MISFET 1Q的漏极区的一部分，并且被形成在半导体衬底SB上的栅极电极GH的相应侧上。
在区域3A中，形成两个n型扩展区(杂质区)EX。两个扩展区EX分别地构成MISFET2Q的源极区的一部分和MISFET 2Q的漏极区的一部分，并且被形成在半导体层SM和外延层EP上的栅极电极GL的相应侧上。
图19示出了在区域1A至3A中形成侧壁间隔物SW和扩散区的步骤。
首先，包括例如氮化硅膜的绝缘膜由例如CVD形成以便覆盖区域1A至3A。然后，绝缘膜被各向异性地蚀刻以便在存储器栅极电极MG、控制栅极电极CG、栅极电极GH和栅极电极GL的两侧形成侧壁间隔物SW，偏移间隔物OS被插入在侧壁间隔物与栅极电极之间。
随后地，根据光刻法和离子注入，扩散区MS和MD和扩散区D1被形成在区域1A中，扩散区D2被形成在区域2A中，并且扩散区D3被形成在区域3A中。
在区域1A中，n型扩散区MS、D1和MD从侧壁间隔物SW暴露并且被形成在具有杂质区LMS、LDD1和LMD的半导体衬底SB上。扩散区具有比杂质区LMS、LDD1和LMD更高的杂质浓度。扩散区MS被耦合到杂质区LMS并且构成存储器单元MC的源极区的一部分。杂质区MD被耦合到杂质区LMD并且构成存储器单元MC的漏极区的一部分。
在区域2A中，p型扩散区D2从侧壁间隔物SW暴露并且被形成在具有杂质区LDD2的半导体衬底SB上。扩散区D2具有比杂质区LDD2更高的杂质浓度。扩散区D2被耦合到杂质区LDD2并且构成MISFET 1Q的源极区的一部分和MISFET 1Q的漏极区的一部分。
在区域3A中，n型扩散区D3各自被形成在从侧壁间隔物SW暴露的外延层EP上并且在半导体层SM上。扩散区D3具有比扩展区EX更高的杂质浓度。扩散区D3被耦合到扩展区EX并且构成MISFET 2Q的源极区的一部分和MISFET 2Q的漏极区的一部分。
图20示出了在区域1A至3A中形成硅化物层SI、插塞PG和导线M1的步骤。
首先，根据自对准的硅化物(自对准多晶硅化物)过程，低电阻硅化物层SI被形成在扩散区MD、MS和D1至D3、存储器栅极电极MG、控制栅极电极CG、栅极电极GH和栅极电极GL的顶面上。
特别地，硅化物层SI能够被形成如下：首先，用于形成硅化物层SI的金属膜被形成以便覆盖区域1A至3A。金属膜由例如钴、镍或镍铂合金组成。然后，半导体衬底SB被热处理以便利用金属膜对扩散区MD、MS和D1至D3、存储器栅极电极MG、控制栅极电极CG、栅极电极GH和栅极电极GL进行反应。这在扩散区MD、MS和D1至D3、存储器栅极电极MG、控制栅极电极CG、栅极电极GH和栅极电极GL的顶面上形成硅化物层SI。然后，移除未反应的金属膜。硅化物层SI的形成能够减少扩散区MD、MS和D1至D3、存储器栅极电极MG、控制栅极电极CG、栅极电极GH和栅极电极GL上的扩散电阻和接触电阻。
这形成区域1Aa中的存储器晶体管MTr、区域1Ab中的选择晶体管STr、区域2A中的MISFET 1Q和区域3A中的MISFET 2Q。
随后地，在区域1A至3A中，层间绝缘膜IL1被形成以便覆盖存储器晶体管MTr、选择晶体管STr、MISFET 1Q和MISFET 2Q。层间绝缘膜IL1可以是氧化硅膜或者氮化硅膜和氧化硅膜的层压膜。在层间绝缘膜IL1的形成之后，层间绝缘膜IL1的顶面能够通过化学机械抛光(CMP)被抛光。
随后地，接触孔根据例如光刻法和干蚀刻被形成在层间绝缘膜IL1中，并且然后接触孔被填充有主要由钨(W)制成的导电膜。这在层间绝缘膜IL1中形成插塞PG。在区域1A至3A中形成的插塞PG经由硅化物层SI被耦合到扩散区MD、MS、D2和D3。
然后，层间绝缘膜IL2被形成在其中插塞PG被嵌入的层间绝缘膜IL1上。此后，导线沟槽被形成在层间绝缘膜L2上并且然后被填充有主要由铜制成的导电膜。这形成耦合到层间绝缘膜IL2中的插塞PG的导线M1。导线M1的结构被称为镶嵌导线结构。
后续导线层由例如双镶嵌过程形成。省略了其图示和解释。而且，导线M1和导线M1上面的导线不限于镶嵌导线结构并且能够通过将导电膜图案化形成。例如，相反可以使用钨或铝线。
由此，制造本实施例的半导体器件。
根据前述实施例特别地描述由本发明人制造的本发明。显而易见地，本发明不限于实施例并且能够在本发明的范围内做出各种改变。
例如，在本实施例中，在区域3A中形成的低压MISFET是MISFET2Q(被称为SOTB并且被形成在SOI衬底上的全耗尽晶体管)。然而，在区域3A中形成的低压MISFET可以被形成在半导体衬底SB(大块衬底)上，其不包括绝缘层BX和半导体层SM，而不是SOI衬底。

Claims (14)

1.一种制造半导体器件的方法，所述半导体器件包括将形成有第一MISFET的第一区域和将形成有第二MISFET的第二区域，所述方法包括以下步骤：
(a)在所述第一区域和所述第二区域的半导体衬底上方形成第一绝缘膜；
(b)在所述第一绝缘膜上形成保护膜，所述保护膜由与所述第一绝缘膜不同的材料制成；
(c)通过选择性地移除所述第一区域的所述保护膜和所述第一绝缘膜，来暴露所述第一区域的所述半导体衬底；
(d)在步骤(c)之后，在所述第一区域的所述半导体衬底上形成第二绝缘膜；
(e)在步骤(d)之后，通过在所述第二区域中的所述第一绝缘膜被覆盖有所述保护膜的状态下在包含氮的气氛中对所述半导体衬底执行热处理，来将氮引入到所述第一区域中的所述半导体衬底与所述第二绝缘膜之间的界面；
(f)在步骤(e)之后，移除所述第二区域的所述保护膜；
(g)在步骤(f)之后，在所述第一区域的所述第二绝缘膜上方和所述第二区域的所述第一绝缘膜上方形成第一导电膜，以及
(h)通过图案化所述第一导电膜，来形成所述第一区域中的所述第一MISFET的第一栅极电极和所述第二区域中的所述第二MISFET的第二栅极电极。
2.根据权利要求1所述的制造半导体器件的方法，还包括以下步骤：
(i)在步骤(e)之后并且在步骤(f)之前，在所述第一区域的所述第二绝缘膜上并且在所述第二区域的所述保护膜上形成第三绝缘膜；以及
(j)在所述第三绝缘膜上形成第四绝缘膜；以及
(k)在步骤(j)之后，选择性地移除所述第二区域的所述第四绝缘膜和所述第三绝缘膜以便留下所述第一区域的所述第四绝缘膜和所述第三绝缘膜，
其中，在步骤(g)中，所述第一区域的所述第一导电膜被形成在所述第四绝缘膜上，
其中，在步骤(h)中，所述第一区域的所述第一栅极电极被形成在所述第四绝缘膜上，以及
其中，所述第一MISFET的第一栅极绝缘膜包括所述第一区域的所述第二绝缘膜、所述第三绝缘膜和所述第四绝缘膜。
3.根据权利要求2所述的制造半导体器件的方法，
其中，所述第三绝缘膜和所述保护膜由相同材料制成，以及
其中，所述第三绝缘膜通过蚀刻在步骤(k)中被移除，并且所述保护膜通过类似蚀刻在步骤(f)中被移除。
4.根据权利要求2所述的制造半导体器件的方法，还包括以下步骤：
在步骤(f)之后并且在步骤(g)之前，在包含氮的气氛中对所述第一区域的所述第四绝缘膜的表面和所述第二区域的所述第一绝缘膜的表面执行等离子体处理。
5.根据权利要求2所述的制造半导体器件的方法，
其中，所述第三绝缘膜是电荷存储层，以及
其中，所述第一MISFET构成非易失性存储器单元的一部分。
6.根据权利要求5所述的制造半导体器件的方法，
其中，所述第三绝缘膜包括氮化硅膜，以及
其中，所述第二绝缘膜和所述第四绝缘膜每个都包括氧化硅膜。
7.根据权利要求5所述的制造半导体器件的方法，
其中，所述非易失性存储器单元包括所述第一MISFET和所述第二MISFET，以及
其中，所述第二MISFET构成所述非易失性存储器单元的选择晶体管。
8.根据权利要求7所述的制造半导体器件的方法，
其中，所述第一MISFET和所述第二MISFET是n型晶体管。
9.根据权利要求1所述的制造半导体器件的方法，
其中，所述第一MISFET是n型晶体管，以及
其中，所述第二MISFET是p型晶体管。
10.根据权利要求1所述的制造半导体器件的方法，
其中，在步骤(e)中，被引入到所述第二区域中的所述半导体衬底与所述第一绝缘膜之间的界面的氮的量小于被引入到所述第一区域中的所述半导体衬底与所述第二绝缘膜之间的界面的氮的量。
11.根据权利要求10所述的制造半导体器件的方法，
其中，在步骤(e)中，所述保护膜用作防氮化膜。
12.根据权利要求1所述的制造半导体器件的方法，
其中，所述半导体器件还包括形成有第三MISFET的第三区域，
其中，绝缘层被形成在所述第三区域的所述半导体衬底上方，
其中，第一半导体层被形成在所述绝缘层上方，
其中，在步骤(a)中形成的所述第一绝缘膜也被形成在所述第三区域的所述第一半导体层上方，
其中，在所述第三区域的所述第一绝缘膜被覆盖有所述保护膜的状态下，执行在步骤(e)中的所述热处理，
其中，在步骤(f)中，所述第三区域的所述保护膜也被移除，
其中，所述方法还包括以下步骤：
(i)在步骤(f)之后并且在步骤(g)之前，选择性地移除所述第三区域的所述第一绝缘膜以便留下所述第一区域的所述第二绝缘膜和所述第二区域的所述第一绝缘膜；以及
(j)在步骤(i)之后，在所述第三区域的所述第一半导体层上方形成第五绝缘膜，
其中，在步骤(g)中形成的所述第一导电膜也被形成在所述第三区域的所述第五绝缘膜上方，以及
其中，在步骤(h)中，通过图案化所述第一导电膜，在所述第三区域中形成第三栅极电极。
13.根据权利要求12所述的制造半导体器件的方法，
其中，所述第五绝缘膜具有比所述第一绝缘膜小的厚度。
14.根据权利要求13所述的制造半导体器件的方法，
其中，以比所述第一MISFET和所述第二MISFET低的电压，来驱动所述第三MISFET。
CN201811145953.1A 2017-10-20 2018-09-29 制造半导体器件的方法 Active CN109698120B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-203343 2017-10-20
JP2017203343A JP2019079845A (ja) 2017-10-20 2017-10-20 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN109698120A true CN109698120A (zh) 2019-04-30
CN109698120B CN109698120B (zh) 2023-06-16

Family

ID=63244443

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811145953.1A Active CN109698120B (zh) 2017-10-20 2018-09-29 制造半导体器件的方法

Country Status (6)

Country Link
US (1) US10411121B2 (zh)
EP (1) EP3477684A1 (zh)
JP (1) JP2019079845A (zh)
KR (1) KR20190044511A (zh)
CN (1) CN109698120B (zh)
TW (1) TWI774858B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101606236A (zh) * 2007-05-25 2009-12-16 赛普拉斯半导体公司 非易失性电荷俘获存储器件和逻辑cmos器件的集成器件
US20100176439A1 (en) * 2007-09-10 2010-07-15 Yoshiki Yonamoto Non-volatile semiconductor memory device and method of manufacturing the same
CN103066023A (zh) * 2011-10-21 2013-04-24 上海华虹Nec电子有限公司 一种改善sonos存储器可靠性性能的方法
CN104009005A (zh) * 2013-02-26 2014-08-27 赛普拉斯半导体公司 嵌入的基于sonos的存储单元
CN105489557A (zh) * 2014-10-01 2016-04-13 瑞萨电子株式会社 制造半导体器件的方法
CN105981158A (zh) * 2014-01-21 2016-09-28 赛普拉斯半导体公司 将sonos集成到cmos流程中的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7115949B2 (en) * 2002-05-30 2006-10-03 Freescale Semiconductor, Inc. Method of forming a semiconductor device in a semiconductor layer and structure thereof
JP2004039866A (ja) * 2002-07-03 2004-02-05 Toshiba Corp 半導体装置及びその製造方法
KR100448240B1 (ko) * 2002-12-30 2004-09-13 주식회사 하이닉스반도체 다중 게이트산화막의 형성 방법
US8072035B2 (en) * 2007-06-11 2011-12-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8409950B1 (en) * 2010-11-08 2013-04-02 Northrop Grumman Systems Corporation Method for integrating SONOS non-volatile memory into a sub-90 nm standard CMOS foundry process flow
KR101912579B1 (ko) * 2012-09-07 2018-10-30 삼성전자 주식회사 반도체 장치의 제조 방법
JP6178118B2 (ja) * 2013-05-31 2017-08-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2015118974A (ja) 2013-12-17 2015-06-25 シナプティクス・ディスプレイ・デバイス合同会社 半導体装置の製造方法
JP6556556B2 (ja) * 2015-08-20 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101606236A (zh) * 2007-05-25 2009-12-16 赛普拉斯半导体公司 非易失性电荷俘获存储器件和逻辑cmos器件的集成器件
US20100176439A1 (en) * 2007-09-10 2010-07-15 Yoshiki Yonamoto Non-volatile semiconductor memory device and method of manufacturing the same
CN103066023A (zh) * 2011-10-21 2013-04-24 上海华虹Nec电子有限公司 一种改善sonos存储器可靠性性能的方法
CN104009005A (zh) * 2013-02-26 2014-08-27 赛普拉斯半导体公司 嵌入的基于sonos的存储单元
CN105981158A (zh) * 2014-01-21 2016-09-28 赛普拉斯半导体公司 将sonos集成到cmos流程中的方法
CN105489557A (zh) * 2014-10-01 2016-04-13 瑞萨电子株式会社 制造半导体器件的方法

Also Published As

Publication number Publication date
TWI774858B (zh) 2022-08-21
CN109698120B (zh) 2023-06-16
TW201923856A (zh) 2019-06-16
EP3477684A1 (en) 2019-05-01
JP2019079845A (ja) 2019-05-23
US10411121B2 (en) 2019-09-10
US20190123182A1 (en) 2019-04-25
KR20190044511A (ko) 2019-04-30

Similar Documents

Publication Publication Date Title
US5110753A (en) Cross-point contact-free floating-gate memory array with silicided buried bitlines
IE970456A1 (en) Eeprom having coplanar on-insulator fet and control gate
JP2005244086A (ja) 半導体装置及びその製造方法
US6215145B1 (en) Dense SOI flash memory array structure
US8304307B2 (en) Method of fabricating different gate oxides for different transistors in an integrated circuit
EP0682364B1 (en) Method for manufacturing a nonvolatile semiconductor memory device
EP0422606B1 (en) Semiconductor device having E2PROM and EPROM in one chip
US20160190146A1 (en) Integrated circuits and methods for fabricating memory cells and integrated circuits
US5051796A (en) Cross-point contact-free array with a high-density floating-gate structure
US9406687B1 (en) Integration of memory devices with different voltages
US8536637B2 (en) Array architecture for embedded flash memory devices
US7595237B2 (en) Non-volatile memory cell with a hybrid access transistor
US5238855A (en) Cross-point contact-free array with a high-density floating-gate structure
US7115471B2 (en) Method of manufacturing semiconductor device including nonvolatile memory
US20180308957A1 (en) Semiconductor device and method of manufacturing the semiconductor device
CN109698120A (zh) 制造半导体器件的方法
JPH10200077A (ja) 半導体装置及びその製造方法
TWI784086B (zh) 半導體裝置之製造方法
JP4077177B2 (ja) 半導体メモリの製造方法
JP2004356428A (ja) 不揮発性半導体記憶装置、及び、その製造方法
JP7038559B2 (ja) 半導体装置の製造方法
US20020090783A1 (en) Use of atomic oxidation for fabrication of oxide-nitride-oxide stack for flash memory devices
JP2001332709A (ja) 不揮発性半導体記憶装置及びその製造方法
JPH09307010A (ja) 半導体記憶装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant