KR20190044511A - 반도체 장치의 제조 방법 - Google Patents

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KR20190044511A
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film
misfet
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KR1020180123215A
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요시끼 야마모또
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르네사스 일렉트로닉스 가부시키가이샤
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    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

반도체 장치의 신뢰성을 향상시킨다.
반도체 기판 SB 상에 절연막 IF1 및 보호막 SN을 형성한다. 영역(1Aa)의 절연막 IF1 및 보호막 SN을 선택적으로 제거하고, 노출된 반도체 기판 SB 상에 절연막 IF2를 형성한다. 영역(1Ab), 영역(2A) 및 영역(3A)의 절연막 IF1이 보호막 SN에 덮여 있는 상태에 있어서, 반도체 기판 SB에 대하여, 질소를 포함하는 분위기 중에서 열처리를 행함으로써, 영역(1Aa)에 있어서의 반도체 기판 SB와 절연막 IF2의 계면에 질소를 도입한다. 즉, 반도체 기판 SB와 절연막 IF2의 계면에 질소 도입 개소 NO가 형성된다. 여기서, 보호막 SN은 질화 방지막으로서 기능하고 있다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이며, 예를 들어 불휘발성 메모리 셀을 갖는 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
전기적으로 기입·소거가 가능한 불휘발성 메모리 셀로서 EEPROM(Electrically Erasable and Programmable Read Only Memory) 및 플래시 메모리가 널리 사용되고 있다. 이들 불휘발성 메모리 셀은, MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 게이트 전극 아래에, 산화막 등의 절연막 사이에 끼워진 부유 게이트 전극 또는 트랩성 절연막을 갖고 있으며, 이 부유 게이트 전극 또는 트랩성 절연막에 축적된 전하 상태를 기억 정보로 하고 있다. 이 트랩성 절연막은, 전하를 축적 가능한 절연층을 말하며, 일례로서 질화실리콘막 등을 들 수 있다. 이와 같은 불휘발성 메모리 셀로서 MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)형 트랜지스터가 널리 사용되고 있다.
예를 들어 특허문헌 1에는, 반도체 기판 상에, 내압이 상이한 3종류의 트랜지스터와, MONOS형 트랜지스터를 형성하는 기술이 개시되어 있다.
또한 특허문헌 2에는, MOS 트랜지스터 영역과 불휘발성 메모리 트랜지스터 영역을 갖는 반도체 기판의 전체면에, 아래로부터 산화막, 질화막 및 산화막의 순으로 적층된 절연층(ONO막)을 형성한 후, MOS 트랜지스터 영역 상에 형성된 ONO막을 제거하는 기술이 개시되어 있다.
일본 특허 공개 제2015-118974호 공보 미국 특허 제8916432호 공보
MONOS형 트랜지스터의 게이트 절연막은, 먼저 반도체 기판을 열산화시킴으로써 하층막으로 되는 산화실리콘막을 형성하고, 하층막 상에 전하 축적층으로 되는 질화실리콘막을 형성하고, 전하 축적층 상에 상층막으로 되는 산화실리콘막을 형성한다. 이때, 리텐션 등의 불휘발성 메모리 특성을 향상시킬 목적으로 하층막에 대하여 NO 분위기 또는 N2O 분위기에서 열처리를 행하여, 하층막과 반도체 기판의 계면에 질소를 도입한다. 그러나 이 열처리는 반도체 기판 전체면에 실시되기 때문에, 이 열처리에 의하여, MONOS형 트랜지스터와는 다른 영역에 형성되는 MISFET의 특성이 변동되거나 또는 열화될 우려가 있다.
그 외의 과제와 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 의하면, 제1 MISFET이 형성되는 제1 영역, 및 제2 MISFET이 형성되는 제2 영역을 갖는 반도체 장치의 제조 방법은, (a) 제1 영역 및 제2 영역의 반도체 기판 상에 제1 절연막을 형성하는 공정, (b) 제1 절연막 상에 제1 절연막과는 상이한 재료를 포함하는 보호막을 형성하는 공정을 갖는다. 또한 반도체 장치의 제조 방법은, (c) 제1 영역의 보호막 및 제1 절연막을 선택적으로 제거함으로써 제1 영역의 반도체 기판을 노출시키는 공정, (d) 제1 영역의 반도체 기판 상에 제2 절연막을 형성하는 공정을 갖는다. 또한 반도체 장치의 제조 방법은, (e) 제2 영역의 제1 절연막이 보호막에 덮여 있는 상태에 있어서, 반도체 기판에 대하여, 질소와 산소를 포함하는 분위기 중에서 열처리를 행함으로써, 제1 영역에 있어서의 반도체 기판과 제2 절연막의 계면에 질소를 도입하는 공정을 갖는다. 또한 반도체 장치의 제조 방법은, (f) 제2 영역의 보호막을 제거하는 공정, (g) 제1 영역의 제2 절연막 상, 및 제2 영역의 제1 절연막 상에 제1 도전성막을 형성하는 공정, (h) 제1 도전성막을 패터닝함으로써 제1 영역에 제1 MISFET의 제1 게이트 전극을 형성하고 제2 영역에 제2 게이트 전극을 형성하는 공정을 갖는다.
일 실시 형태에 의하면 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 일 실시 형태의 반도체 장치인 반도체 칩의 레이아웃을 도시하는 회로 블록도이다.
도 2는 불휘발성 메모리 회로의 일부의 메모리 셀의 회로도이다.
도 3은 불휘발성 메모리 회로의 일부의 메모리 셀의 평면 레이아웃도이다.
도 4는 일 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 5는 도 4에서 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 6은 도 5에서 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 7은 도 6에서 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 8은 도 7에서 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 9는 도 8에서 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 10은 도 9에서 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 11은 도 10에서 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 12는 도 11에서 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 13은 도 12에서 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 14는 도 13에서 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 15는 도 14에서 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 16은 도 15에서 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 17은 도 16에서 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 18은 도 17에서 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 19는 도 18에 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 20은 도 19에서 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 21은 검토예의 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 22는 도 21에서 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 23은 도 22에 이어지는 반도체 장치의 제조 공정을 도시하는 단면도이다.
이하의 실시 형태에 있어서는, 편의상 그 필요가 있을 때는 복수의 섹션 또는 실시 형태로 분할하여 설명하는데, 특별히 명시한 경우를 제외하면 그들은 서로 무관한 것은 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명확히 특정한 수에 한정되는 경우 등을 제외하면 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이어도 이하여도 된다. 또한 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명확히 필수적이라고 생각되는 경우 등을 제외하면 반드시 필수적인 것이 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 명확히 그렇지 않다고 생각되는 경우 등을 제외하면 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이 점은 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세히 설명한다. 또한 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙여 그 반복된 설명은 생략한다. 또한 이하의 실시 형태에서는, 특별히 필요한 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한 실시 형태에서 사용하는 도면에 있어서는, 도면을 보기 쉽게 하기 위하여 해칭을 생략하는 경우도 있다.
(실시 형태)
도 1은, 본 실시 형태의 반도체 장치인 반도체 칩 CHP의 대략적인 레이아웃을 도시하는 회로 블록도이다.
회로 블록 C1은 EEPROM 및 플래시 메모리 등의 불휘발성 메모리 회로를 구성하며, 반도체 소자로서 복수의 메모리 셀 MC가 형성되어 있는 영역이다.
회로 블록 C2는 I/O(Input/Output) 회로를 구성하며, 반도체 소자로서, 3.3V 정도의 전압에서 구동되는 고내압 MISFET이 형성되어 있는 영역이다.
회로 블록 C3은, CPU(Central Processing Unit)를 포함하는 로직 회로, 및 SRAM(Static Random Access Memory)을 구성하며, 반도체 소자로서, 고내압 MISFET보다도 내압이 낮고 또한 0.75V 정도의 전압에서 구동되는 저내압 MISFET이 형성되어 있는 영역이다.
도 2 및 도 3의 각각은 회로 블록 C1의 불휘발성 메모리 회로의 일부를 도시하고 있으며, 4개의 메모리 셀(불휘발성 메모리 셀) MC의 회로도 및 평면 레이아웃도를 도시하고 있다. 또한 도 3은 평면도인데, 도면을 보기 쉽게 하기 위하여 메모리 게이트선 MG0, MG1 및 제어 게이트선 CG0, CG1에 해칭을 부가하고 있다.
하나의 메모리 셀 MC는 메모리 트랜지스터 MTr 및 선택 트랜지스터 STr을 포함하며, 예를 들어 메모리 게이트선 MG0, 제어 게이트선 CG0, 비트선 BL0 및 소스선 SL0에 접속되어 있다. 복수의 메모리 셀 MC는, 소자 분리부 STI에 의하여 구획된 활성 영역 AR0, AR1에 형성되어 있다. 활성 영역 AR0, AR1은 주로, 메모리 셀 MC의 소스 영역으로 되는 확산 영역 MS 및 불순물 영역 LMS, 그리고 메모리 셀 MC의 드레인 영역으로 되는 확산 영역 MD 및 불순물 영역 LMD가 형성되어 있는 영역이다.
도 2 및 도 3에 도시되는 각 구성의 설명을, 메모리 셀 MC의 단면도인 도 20의 영역(1A)도 참조하여 행한다.
메모리 게이트선 MG0, MG1의 각각은 X 방향으로 연장되어, X 방향에서 인접하는 각 메모리 셀 MC에 접속되고, 또한 도 20의 메모리 게이트 전극 MG에 의하여 구성되어 있다.
제어 게이트선 CG0, CG1의 각각은 X 방향으로 연장되어, X 방향에서 인접하는 각 메모리 셀 MC에 접속되고, 또한 도 20의 제어 게이트 전극 CG에 의하여 구성되어 있다.
비트선 BL0, BL1의 각각은 Y 방향으로 연장되는 배선이며, Y 방향에서 인접하는 각 메모리 셀 MC에 접속되고, 또한 도 20의 드레인 영역을 구성하는 확산 영역 MD 및 불순물 영역 LMD와 전기적으로 접속되어 있다. 또한 비트선 BL0, BL1을 구성하는 배선은, 예를 들어 도 20에 도시하는 배선 M1, 또는 배선 M1보다 상층의 배선(도시하지 않음)이다.
소스선 SL0, SL1의 각각은 Y 방향으로 연장되는 배선이며, Y 방향에서 인접하는 각 메모리 셀 MC에 접속되고, 또한 도 20의 소스 영역을 구성하는 확산 영역 MS 및 불순물 영역 LMS와 전기적으로 접속되어 있다. 또한 소스선 SL0, SL1을 구성하는 배선은, 예를 들어 도 20에 도시하는 배선 M1, 또는 배선 M1보다 상층의 배선(도시하지 않음)이다. 또한 도시하지는 않지만, 소스선 SL0, SL1은 각각 글로벌 소스선에 접속되어 있으며, 공통의 전위가 공급된다.
<반도체 장치의 제조 방법>
이하에, 본 실시 형태의 반도체 장치의 제조 방법을 도 4 내지 도 20을 이용하여 설명한다. 먼저, 도 4 내지 도 20에 있어서 도시하는 영역(1A 내지 3A)에 대하여 설명한다.
영역(1A)은, 반도체 칩 CHP 중, 회로 블록 C1의 불휘발성 메모리 회로를 구성하는 반도체 소자인 메모리 셀 MC가 형성되는 영역이며, 도 3의 A-A 선을 따른 단면도에 대응하고 있다. 또한 영역(1A)은 영역(1Aa) 및 영역(1Ab)을 포함하며, 영역(1Aa)은 메모리 셀 MC의 메모리 트랜지스터 MTr이 형성되는 영역이고, 영역(1Ab)은 메모리 셀 MC의 선택 트랜지스터 STr이 형성되는 영역이다.
영역(2A)은, 반도체 칩 CHP 중, 회로 블록 C2의 고내압 MISFET인 p형의 MISFET(1Q)가 형성되는 영역이다. 또한 회로 블록 C2에는 n형의 고내압 MISFET도 형성되어 있지만, 여기서는 그 설명을 생략한다.
영역(3A)은, 반도체 칩 CHP 중, 회로 블록 C3의 저내압 MISFET인 n형의 MISFET(2Q)가 형성되는 영역이다. 또한 회로 블록 C3에는 p형의 저내압 MISFET도 형성되어 있지만, 여기서는 그 설명을 생략한다.
도 4에는, 지지 기판인 반도체 기판 SB와, 반도체 기판 SB 상에 형성된 절연층 BX와, 절연층 BX 상에 형성된 반도체층 SM을 갖는, 소위 SOI(Silicon On Insulator) 기판이 도시되어 있다.
반도체 기판 SB는, 바람직하게는 1 내지 10Ω㎝ 정도의 비저항을 갖는 단결정 실리콘을 포함하며, 예를 들어 p형의 단결정 실리콘을 포함한다. 절연층 BX는, 예를 들어 산화실리콘을 포함하며, 절연층 BX의 두께는, 예를 들어 10 내지 20㎚ 정도이다. 반도체층 SM은, 바람직하게는 1 내지 10Ω㎝ 정도의 비저항을 갖는 단결정 실리콘을 포함하며, 반도체층 SM의 두께는, 예를 들어 10 내지 20㎚ 정도이다. 또한 반도체층 SM에는, 이온 주입 등에 의하여 불순물이 도입되어 있지 않다.
이와 같은 SOI 기판을 준비하는 공정의 일례를 이하에 설명한다. SOI 기판은, 예를 들어 SIMOX(Separation by IMplanted OXygen)법으로 제조할 수 있다. SIMOX법에서는, 실리콘(Si)을 포함하는 반도체 기판에 높은 에너지로 산소(O2)를 이온 주입하고, 그 후의 열처리로 실리콘과 산소를 결합시켜, 반도체 기판의 표면보다도 약간 깊은 위치에, 산화실리콘을 포함하는 절연층 BX를 형성한다. 이 경우, 절연층 BX 상에 잔존하는 실리콘의 박막이 반도체층 SM으로 되고, 절연층 BX 아래의 반도체 기판이 반도체 기판 SB로 된다. 또한 접합법에 의하여 SOI 기판을 형성해도 된다. 접합법에서는, 예를 들어 실리콘을 포함하는 제1 반도체 기판의 표면을 산화시켜 절연층 BX를 형성한 후, 그 제1 반도체 기판에 실리콘을 포함하는 제2 반도체 기판을 고온 하에서 압착함으로써 접합하고, 그 후, 제2 반도체 기판을 박막화한다. 이 경우, 절연층 BX 상에 잔존하는 제2 반도체 기판의 박막이 반도체층 SM으로 되고, 절연층 BX 아래의 제1 반도체 기판이 반도체 기판 SB로 된다. 또한 다른 방법, 예를 들어 스마트 컷 프로세스 등을 이용하여 SOI 기판을 제조할 수도 있다.
다음으로, 반도체층 SM, 절연층 BX 및 반도체 기판 SB를 관통하도록 홈을 형성하고, 홈 내에 절연막을 매립함으로써 소자 분리부 STI(도시는 생략)를 형성한다. 각 영역(1A 내지 3A)은 소자 분리부 STI에 의하여 서로 분리되어 있다.
다음으로, 포토리소그래피법 및 이온 주입법에 의하여 영역(2A)의 반도체 기판 SB에 n형의 웰 NW를 형성하고, 영역(1A)의 반도체 기판 SB에 n형의 웰 DNW1을 형성하고, 웰 DNW1 내에 p형의 웰 PW1을 형성한다. 또한 영역(1A)의 웰 PW1의 표면 및 영역(2A)의 웰 NW의 표면에, 역치 조정 등을 목적으로 하는 이온 주입을 행해도 된다.
다음으로, 영역(3A)의 반도체 기판 SB에, 포토리소그래피법 및 이온 주입법에 의하여 n형의 웰 DNW2를 형성하고, 웰 DNW2 내에 p형의 웰 PW2를 형성한다. 웰 PW2는, 후술하는 게이트 전극 GL과 함께 MISFET(2Q)의 게이트로서 기능하는 영역이며, 웰 PW2에 게이트 전극 GL과는 독립된 전압을 인가함으로써 MISFET(2Q)의 역치를 제어하기 위한 영역이다. 또한 웰 PW2에 전압을 인가하기 위하여, 영역(3A)의 반도체층 SM 및 절연층 BX의 일부를 제거하고 웰 PW2를 노출시켜 급전 영역으로 하고 있지만, 여기서는 급전 영역의 설명은 생략한다. 또한 절연층 BX에 접하는 웰 PW2의 표면에, 웰 PW2보다도 고농도의 p형 불순물 영역을 형성해도 된다.
다음으로, 도 5에 도시한 바와 같이, 영역(3A)의 반도체층 SM과 절연층 BX를 남기도록 영역(1A) 및 영역(2A)의 반도체층 SM과 절연층 BX를 선택적으로 순차 제거함으로써, 영역(1A) 및 영역(2A)의 반도체 기판 SB를 노출시킨다.
다음으로, 도 6에 도시한 바와 같이, 예를 들어 열산화법을 이용하여 영역(3A)의 반도체층 SM 상, 그리고 영역(1A) 및 영역(2A)의 반도체 기판 SB 상에, 예를 들어 산화실리콘막을 포함하는 절연막 IF1을 형성한다. 또한 절연막 IF1의 막 두께는 8㎚ 정도이다.
다음으로, 절연막 IF1 상에 보호막 SN을 형성한다. 보호막 SN은, 예를 들어 CVD(Chemical Vapor Deposition)법을 이용하여 형성할 수 있으며, 예를 들어 질화실리콘막을 포함한다. 또한 보호막 SN의 막 두께는 5 내지 30㎚ 정도이다.
이 보호막 SN은, 후속 공정의 NO 처리에 의하여, 영역(2A)의 절연막 IF1과 반도체 기판 SB 사이의 계면, 및 영역(3A)의 절연막 IF1과 반도체층 SM 사이의 계면에 질소가 도입되는 것을 방지하기 위하여 형성된다. 따라서 보호막 SN은, 절연막 IF1과는 상이한 재료를 포함하는 막인 것이 바람직하다. 또한 보호막 SN은 질화 방지막으로서 기능하는 막이면 되며, 예를 들어 다결정 실리콘막 또는 질화티타늄막 등, 질화실리콘막 이외의 막이더라도 상관없다.
다음으로, 도 7에 도시한 바와 같이, 영역(1Ab), 영역(2A) 및 영역(3A)을 덮고, 또한 영역(1Aa)을 노출시키는 레지스트 패턴 PR1을 형성한다. 다음으로, 레지스트 패턴 PR1을 마스크로 하여 에칭 처리를 행함으로써, 영역(1Aa)에 있어서, 보호막 SN 및 절연막 IF1이 선택적으로 제거되어 반도체 기판 SB가 노출된다. 그 후, 레지스트 패턴 PR1을 애싱 처리에 의하여 제거한다.
다음으로, 도 8에 도시한 바와 같이, 예를 들어 열산화법을 이용하여, 보호막 SN에 덮여 있지 않은 영역에, 예를 들어 산화실리콘막을 포함하는 절연막 IF2를 형성한다. 즉, 영역(1Aa)의 반도체 기판 SB 상에 절연막 IF2가 형성된다. 이때, 다른 영역은 보호막 SN으로 덮여 있기 때문에 절연막 IF2는 형성되지 않는다. 또한 절연막 IF2의 막 두께는 2 내지 3㎚ 정도이다.
다음으로, 반도체 기판 SB에 대하여, 예를 들어 NO 분위기 또는 N2O 분위기와 같은, 질소를 포함하는 분위기 중에서 열처리를 행한다. 이후에는 이 열처리 공정을 NO 처리라 칭한다. NO 처리는 900℃ 정도에서 60초 정도의 조건에 의하여 행해진다. 이 NO 처리에 의하여, 영역(1Aa)에 있어서, 절연막 IF2와 반도체 기판 SB의 계면에 질소가 도입되어 절연막 IF2의 일부가 질화된다. 도 8에서는, 절연막 IF2 중 질소가 도입된 개소를 질소 도입 개소 NO로서 도시하고 있다.
이때, 다른 영역은 보호막 SN으로 덮여 있기 때문에 질소는 거의 도입되지 않는다. 구체적으로는, 영역(1Ab)에 있어서의 절연막 IF1과 반도체 기판 SB의 계면, 영역(2A)에 있어서의 절연막 IF1과 반도체 기판 SB의 계면, 및 영역(3A)에 있어서의 절연막 IF1과 반도체층 SM의 계면에는 질소는 거의 도입되지 않는다. 설령 이들 계면에 질소가 도입되었다고 하더라도, 이들 계면에 도입되는 질소의 양은, 영역(1Aa)에 있어서의 절연막 IF2와 반도체 기판 SB의 계면에 도입되는 질소의 양에 비하면 극히 약간이다. 달리 말하면, 이들 계면에 도입되는 질소의 양은, 영역(1Aa)에 있어서의 절연막 IF2와 반도체 기판 SB의 계면에 도입되는 질소의 양에 비하여 적다.
다음으로, 도 9에 도시한 바와 같이, 예를 들어 CVD법 또는 ALD법에 의하여 영역(1Aa)의 절연막 IF2 상에, 예를 들어 질화실리콘막을 포함하는 절연막 IF3을 형성한다. 이때, 영역(1Ab), 영역(2A) 및 영역(3A)에서는, 보호막 SN 상에 절연막 IF3이 형성된다. 또한 절연막 IF3의 막 두께는 5 내지 10㎚ 정도이다. 또한 절연막 IF3은, 메모리 트랜지스터 MTr의 게이트 절연막 GF1a의 일부인 전하 축적층 CSL으로 되는 막이며, 전하의 유지가 가능한 트랩성 절연막이다.
다음으로, 예를 들어 ISSG(In-situ Steam Generation) 산화법에 의하여 영역(1A 내지 3A)의 절연막 IF3 상에, 예를 들어 산화실리콘막을 포함하는 절연막 IF4를 형성한다. 또한 절연막 IF4의 막 두께는 3 내지 4㎚ 정도이다. 또한 절연막 IF4은 ISSG 산화법 대신 CVD법으로 형성해도 된다.
다음으로, 도 10에 도시한 바와 같이, 영역(1Aa)을 덮고, 또한 영역(1Ab), 영역(2A) 및 영역(3A)을 노출시키는 레지스트 패턴 PR2를 형성한다. 다음으로, 레지스트 패턴 PR2를 마스크로 하여 에칭 처리를 행함으로써, 레지스트 패턴 PR2로부터 노출되어 있던 절연막 IF4를 제거한다. 이것에 의하여, 영역(1Aa)에서는 절연막 IF4는 남겨지고 그 외의 영역에서는 절연막 IF3이 노출된다. 그 후, 레지스트 패턴 PR2를 애싱 처리에 의하여 제거한다.
다음으로, 도 11에 도시한 바와 같이, 영역(1Ab), 영역(2A) 및 영역(3A)의 절연막 IF3 및 보호막 SN을 제거한다. 이 제거 공정은, 예를 들어 인산을 사용한 습식 에칭 처리에 의하여 행해지며, 영역(1Aa)에 노출되어 있는 절연막 IF4가 깎여 나가기 어려운 조건에서 행해진다. 따라서 영역(1Aa)에 절연막 IF4를 남길 수 있다. 또한 영역(1Ab), 영역(2A) 및 영역(3A)에 있어서는, 보호막 SN 아래에 형성되어 있는 절연막 IF1이 에칭 스토퍼막으로서 기능하고 있다. 즉, 도 11의 제거 공정 후에는, 영역(1Ab), 영역(2A) 및 영역(3A)에 있어서는 절연막 IF1이 노출되고, 영역(1Aa)에 있어서는 절연막 IF4가 노출된다.
또한 상술한 도 6에서 설명한 바와 같이, 보호막 SN은, 질소의 도입을 방지하는 기능을 갖는 막이면 질화실리콘막에 한정되지 않으며, 다결정 실리콘막 또는 질화티타늄막 등의 다른 막이어도 되지만, 그 경우에는, 도 11에 도시하는 제거 공정에 있어서, 절연막 IF3의 습식 에칭 처리를 행하고, 그 후에 다른 에칭법에 의하여 보호막 SN을 제거할 필요가 있다. 이 때문에 제조 공정이 증가해 버린다. 이에 비해 보호막 SN을 절연막 IF3과 동일한 재료로 형성해 두면, 이들 막을 한 번의 습식 에칭 처리에 의하여 제거할 수 있기 때문에 제조 공정의 간략화를 도모할 수 있다.
본 실시 형태에서는, 도 8 내지 도 11에 설명한 제조 공정에 의하여, 영역(1Aa)에 있어서, 절연막 IF2와 반도체 기판 SB의 계면에 질소가 도입된다. 이에 비해, 영역(1Ab) 및 영역(2A)에 있어서의 절연막 IF1과 반도체 기판 SB의 계면, 그리고 영역(3A)에 있어서의 절연막 IF1과 반도체층 SM의 계면에는 질소가 거의 도입되지 않는다. 이와 같이 각 영역에서 질소의 도입을 조정하고 있는 이유를, 본원 발명자가 검토하여 얻어진 지견과 함께 이하에 기재한다.
먼저, 본원 발명자는, 제조 비용의 증가를 억제시키기 위하여, 영역(1A) 내지 영역(3A)에서 게이트 전극을 1층의 도전성막으로 형성하는 것을 검토하였다. 여기서, 예를 들어 배경 기술 난에서 기재한 특허문헌 1에서는, 불휘발성 메모리 셀 영역의 게이트 전극과 다른 영역의 게이트 전극을 제각기 형성하고 있다. 이 때문에 제조 공정이 증가하여 제조 비용이 증가한다.
여기서, 영역(1A) 내지 영역(3A)에서 게이트 전극을 1층의 도전성막으로 형성하는 경우, 각 게이트 전극으로 되는 도전성막을 형성하기 전에 각 게이트 절연막에 대하여 NO 처리를 행하면, 이하의 문제가 있음을 알 수 있었다.
본래 NO 처리는, 영역(1Aa)에 형성되는 메모리 트랜지스터 MTr의 전하 유지 특성을 향상시키기 위하여 행해진다. 구체적으로는, 메모리 트랜지스터 MTr에 있어서, 반도체 기판 SB와 전하 축적층 CSL(절연막 IF3) 사이의 절연막 X1(절연막 IF2)에 질소를 도입함으로써, 메모리 트랜지스터 MTr의 전하 유지 특성을 높일 수 있어, 메모리 셀 MC의 리텐션 특성을 향상시킬 수 있다.
그러나 상기 NO 처리는 반도체 기판 SB 전체에 대하여 행해지기 때문에, 영역(1Aa)의 메모리 트랜지스터 MTr의 게이트 절연막뿐 아니라 다른 영역(예를 들어 영역(1Ab), 영역(2A) 및 영역(3A))의 트랜지스터의 게이트 절연막에도 질소가 도입되게 된다. 그렇게 되면, 영역(1Ab)의 선택 트랜지스터 STr, 및 영역(3A)의 MISFET(2Q)과 같은 n형의 MISFET에서는 역치의 변동이 발생하고, 영역(2A)의 MISFET(1Q)과 같은 p형의 MISFET에서는 NBTI(Negative Bias Temperature Instability)의 열화가 발생하는 것이 본원 발명자의 검토에 의하여 밝혀졌다. 즉, 질소의 도입에 의하여 각 영역의 트랜지스터 신뢰성이 저하되는 문제가 있음이 밝혀졌다.
본 실시 형태에서는, 도 8에서 설명한 NO 처리 시에 영역(1Ab), 영역(2A) 및 영역(3A)은 보호막 SN에 의하여 덮음으로써, 이들 영역에 있어서 질소가 도입되는 것을 억제하고 있다. 이 때문에, 도 11에 있어서 영역(1Ab) 및 영역(2A)에 형성되어 있는 절연막 IF1의 각각을 선택 트랜지스터 STr의 게이트 절연막 GF1a, 및 MISFET(1Q)의 게이트 절연막 GF2로서 사용하는 것이 가능하게 되어 있다. 또한 영역(3A)에 있어서는, 후속 공정에서 절연막 IF1은 제거되기 때문에 MISFET(2Q)는 질소의 도입의 영향을 거의 받지 않는다.
이상과 같이 본 실시 형태에 있어서는, 영역(1Aa)에만 선택적으로 질소를 도입할 수 있으므로 메모리 트랜지스터 MTr의 전하 유지 특성을 향상시킬 수 있으며, 다른 영역에 있어서, n형의 MISFET에서 역치의 변동이 발생하는 문제, 및 p형의 MISFET에서 NBTI의 열화가 발생하는 문제를 억제할 수 있다.
<검토예의 설명>
도 21 내지 도 23은, 본원 발명자가 검토한 검토예이다. 도 21 내지 도 23은, 본 실시 형태의 도 8 내지 도 11에서 설명한 공정에 대응하고 있다. 검토예는, 보호막 SN을 형성하지 않고 NO 처리를 행하는 점이 본 실시 형태와 상이하다.
도 21은, 본 실시 형태의 도 7 공정에서 이어지는 단면도이며, 본 실시 형태의 도 8과 달리 보호막 SN이 형성되어 있지 않다. 즉, 도 21에서는, 영역(1Aa)에 절연막 IF2가 형성되고, 영역(1Ab), 영역(2A) 및 영역(3A)에 절연막 IF1이 형성되어 있지만, 영역(1Ab), 영역(2A) 및 영역(3A)의 절연막 IF1 상에 보호막 SN은 형성되어 있지 않다. 그리고 검토예에서는, 보호막 SN이 없는 상태에 있어서 NO 처리를 행하고 있다. 이 때문에, 영역(1Aa)에 있어서의 절연막 IF2와 반도체 기판 SB의 계면뿐 아니라, 영역(1Ab) 및 영역(2A)에 있어서의 절연막 IF1과 반도체 기판 SB의 계면, 그리고 영역(3A)에 있어서의 절연막 IF1과 반도체층 SM의 계면에도 질소가 도입된다. 도 21에서는, 질소가 도입된 개소를 질소 도입 개소 NO로서 도시하고 있다.
다음으로, 도 22에 도시한 바와 같이, 예를 들어 CVD법 또는 ALD법에 의하여 영역(1Aa)의 절연막 IF2 상에, 예를 들어 질화실리콘막을 포함하는 절연막 IF3을 형성한다. 이때, 영역(1Ab), 영역(2A) 및 영역(3A)에서는, 절연막 IF1 상에 절연막 IF3이 형성된다. 다음으로, 예를 들어 ISSG 산화법에 의하여 각 영역(1A 내지 3A)의 절연막 IF3 상에, 예를 들어 산화실리콘막을 포함하는 절연막 IF4를 형성한다.
다음으로, 도 23에 도시한 바와 같이, 포토리소그래피법 및 에칭법을 이용하여, 영역(1Aa)의 절연막 IF4를 선택적으로 남기도록 다른 영역의 절연막 IF4를 제거한다. 계속해서, 영역(1Ab), 영역(2A) 및 영역(3A)의 절연막 IF3을 제거한다. 이것에 의하여, 영역(1Ab), 영역(2A) 및 영역(3A)에 있어서는 절연막 IF1이 노출되고, 영역(1Aa)에 있어서는 절연막 IF4가 노출된다.
이와 같이 검토예에 있어서는, 도 23의 공정 후에, 영역(1Aa)에 있어서의 절연막 IF2와 반도체 기판 SB의 계면뿐 아니라 영역(1Ab) 및 영역(2A)에 있어서의 절연막 IF1과 반도체 기판 SB의 계면, 그리고 영역(3A)에 있어서의 절연막 IF1과 반도체층 SM의 계면에도 질소가 도입되어 있다. 따라서 질소가 도입된 절연막 IF1을 게이트 절연막으로서 사용하면, 상술한 바와 같은, n형의 MISFET에서는 역치의 변동이 발생하는 문제, 및 p형의 MISFET에서는 NBTI의 열화가 발생하는 문제를 각각 해결하지 못한다.
이에 비해 본 실시 형태에서는, 도 8에서 설명한 바와 같이, 영역(1Ab), 영역(2A) 및 영역(3A)을 보호막 SN으로 덮은 상태에 있어서 NO 처리를 행하고 있다. 따라서 검토예에 비하여 본 실시 형태에서는, 각 영역에 있어서 질소의 도입을 억제할 수 있음을 알 수 있다.
이상으로 검토예의 설명을 종료한다.
도 12는, 도 11에서 이어지는 본 실시 형태의 제조 공정을 도시하고 있다.
도 12에 도시한 바와 같이, 영역(1A) 및 영역(2A)를 덮고, 또한 영역(3A)을 노출시키는 레지스트 패턴 PR3을 형성한다. 다음으로, 레지스트 패턴 PR3을 마스크로 하고 불산 등을 사용한 습식 에칭 처리를 행함으로써, 영역(3A)에 있어서, 절연막 IF1을 제거하여 반도체층 SM을 노출시킨다. 그 후, 애싱 처리에 의하여 레지스트 패턴 PR3을 제거한다.
다음으로, 도 13에 도시한 바와 같이, 열산화법에 의하여 영역(3A)의 반도체층 SM 상에, 예를 들어 산화실리콘막을 포함하는 절연막 IF5를 형성한다. 이 절연막 IF5는 후속 공정에서 MISFET(2Q)의 게이트 절연막 GF3으로 된다. 또한 절연막 IF5의 막 두께는 2 내지 3㎚ 정도이다.
영역(3A)에서는, 도 8의 NO 처리가 행해졌을 때는 절연막 IF1이 형성되고 있었다. 그러나 도 12의 공정에 있어서 영역(3A)의 절연막 IF1은 제거되고, 도 13의 공정에 있어서 영역(3A)에는 새로운 절연막 IF5가 형성된다. 이 때문에, 도 8의 NO 처리에 의하여, 영역(3A)에 있어서의 절연막 IF1과 반도체층 SM의 계면에 약간이라도 질소가 도입되어 있었다고 하더라도, 이 계면에 도입된 질소는 도 12의 공정에 의하여 절연막 IF1과 함께 제거된다. 따라서 MISFET(2Q)의 특성이 변동될 우려를 보다 억제할 수 있다.
그런데 영역(3A)에 형성되는 MISFET(2Q)는, SOI 기판에 형성되는 트랜지스터이며, SOTB(Silicon-On-Thin-Buried oxide)라 칭해지는 완전 공핍형의 트랜지스터이다. 이와 같은 트랜지스터는 0.75V 정도의 초저전압에서 구동된다. 또한 불순물의 변동에 의한 역치 변동 등을 억제하기 위하여, 채널 영역으로 되는 반도체층 SM에는 역치 조정용의 이온 주입은 행해지고 있지 않다. 즉, 반도체층 SM은, 이온 주입 등에 의하여 n형 또는 p형의 불순물이 도입되어 있지 않은 진성 반도체층이다. 또는 반도체층 SM 내에 p형의 불순물이 도입되어 있었다고 하더라도, 그 불순물 농도는 1×1013/㎤ 이하이다. 이 때문에, 영역(3A)에 형성되는 MISFET(2Q)에서는, 영역(1Ab) 및 영역(2A)에 형성되는 고내압 MISFET와 비교하여, 질소의 도입에 의한 역치의 변동 등의 영향이 매우 크다. 따라서 상기와 같이 영역(3A)에 있어서의 절연막 IF5와 반도체층 SM의 계면에 약간이라도 질소가 남겨져 있을 가능성을 보다 적게 하는 것이 바람직하다.
이 때문에, 본 실시 형태에서는 먼저, 영역(2A)의 MISFET(1Q)의 게이트 절연막으로 되는 절연막 IF1을 형성하고, 그 후, 영역(3A)의 절연막 IF1을 제거하고, 영역(3A)의 MISFET(2Q)의 게이트 절연막으로 되는 절연막 IF5를 형성하고 있다. 또한 NO 처리가 행해질 때는 영역(3A)에 절연막 IF5가 형성되어 있지 않도록 하고 있다.
즉, 도 8에서 영역(1Aa)에 절연막 IF2를 형성하고, NO 처리가 행해지기 전에 영역(3A)에 절연막 IF5를 형성해 두는 것도 기술적으로는 가능하다. 그 경우에도 영역(3A)의 절연막 IF5는 보호막 SN으로 덮이기 때문에, NO 처리를 행하더라도 절연막 IF5에는 거의 질소는 도입되지 않는다. 그러나 절연막 IF5에 질소가 약간 도입될 가능성도 있다. 상술한 바와 같이, MISFET(2Q)에서는 질소 도입의 영향은 매우 크다. 그 때문에 영역(3A)에서는, 절연막 IF5와 반도체층 SM의 계면에 약간이라도 질소가 도입될 가능성을 보다 적게 하는 것이 바람직하다. 따라서 본 실시 형태와 같이, NO 처리가 행해질 때는, MISFET(2Q)의 게이트 절연막으로 되는 절연막 IF5가 아직 형성되어 있지 않은 것이 보다 바람직한 것이다.
또한 도 13의 절연막 IF5 형성 후이자, 도 14의 각 게이트 전극용의 도전성막 FG의 형성 전에, 영역(1A) 내지 영역(3A)의 전체면에, 예를 들어 질소를 포함하는 분위기 중에서 플라스마 처리를 행해도 된다. 이 플라스마 처리에 의하여, 영역(1Aa)의 절연막 IF4의 표면, 영역(1Ab) 및 영역(2A)의 절연막 IF1의 표면, 그리고 영역(3A)의 절연막 IF5의 표면이 질화된다. 이 플라스마 처리에 의한 질화는, NO 처리에 의한 질화와는 달리, 각 절연막의 표면 부근만이 질화되고, 각 절연막과 반도체 기판 SB의 계면은 거의 질화되지 않는다. 즉, 각 절연막의 막 두께의 절반보다 상부에 도입되는 질소 농도는, 각 절연막의 막 두께의 절반보다 하부에 도입되는 질소 농도보다도 크다.
이와 같은 플라스마 처리를 행함으로써 이하와 같은 효과를 얻을 수 있다. 예를 들어 게이트 전극에 도입된 불순물이 반도체 기판 SB에 확산되는 것을 방지할 수 있다. p형 트랜지스터로 설명하자면, 각 제조 공정에서 실시되는 열처리에 의하여, 게이트 전극에 도입된 보론(B) 등의 p형의 불순물이 게이트 전극 중으로부터 반도체 기판 SB를 향하여 확산되는 것을, 방지할 수 있다. 또한 게이트 절연막의 유전율을 향상시킬 수 있다. 예를 들어 게이트 절연막이 산화실리콘막이면, 산화실리콘막의 상부를 유전율이 높은 산질화실리콘막으로 할 수 있다. 이것에 의하여, 게이트 절연막의 물리적 막 두께를 두껍게 한 채로 게이트 절연막의 전기적 막 두께를 얇게 할 수 있다.
도 14은, 도 13에서 이어지는 본 실시 형태의 제조 공정을 도시하고 있으며, 각 게이트 전극용의 도전성막 FG와 캡막용의 절연막 IF6의 형성 공정을 도시하고 있다.
먼저, 영역(1A) 내지 영역(3A)을 덮도록, 예를 들어 CVD법에 의하여 각 게이트 전극용의 도전성막 FG로서, 예를 들어 다결정 실리콘막을 퇴적한다. 계속해서, 포토리소그래피법 및 이온 주입법을 이용하여 각 영역의 도전성막 FG에 불순물을 도입한다. 여기서는, 영역(1A) 및 영역(3A)의 도전성막 FG에는 n형의 불순물을 도입하고, 영역(2A)의 도전성막 FG에는 p형의 불순물을 도입한다. 다음으로, 도전성막 FG 상에, 예를 들어 CVD법에 의하여 각 게이트 전극상의 캡막용의 절연막 IF6로서, 예를 들어 질화실리콘막을 퇴적한다. 또한 각 게이트 전극을 구성하는 도전성막 FG는 다결정 실리콘막에 한정되지 않으며, 금속막, 또는 다결정 실리콘막과 금속막의 적층막이어도 된다.
다음으로, 도 15에 도시한 바와 같이, 포토리소그래피법 및 건식 에칭법을 이용하여 절연막 IF6과 도전성막 FG를 패터닝한다. 이것에 의하여, 영역(1Aa)에 메모리 게이트 전극 MG가 형성되고, 영역(1Ab)에 제어 게이트 전극 CG가 형성되고, 영역(2A)에 게이트 전극 GH가 형성되고, 영역(3A)에 게이트 전극 GL이 형성된다. 또한 각 게이트 전극 상에는 각각 캡막 CP가 형성된다. 계속해서, 각 게이트 전극으로부터 노출되어 있는 절연막을 제거함으로써, 영역(1Aa)의 메모리 게이트 전극 MG 아래에, 게이트 절연막 GF1a의 일부로 되는 절연막 X2가 형성되고, 영역(1Ab)의 제어 게이트 전극 CG 아래에 게이트 절연막 GF1b가 형성되고, 영역(2A)의 게이트 전극 GH 아래에 게이트 절연막 GF2가 형성되고, 영역(3A)의 게이트 전극 GL 아래에 게이트 절연막 GF3이 형성된다.
도 16은, 오프셋 스페이서 OS의 형성 공정을 도시하고 있다.
먼저, 영역(1A) 내지 영역(3A)을 덮도록, 예를 들어 CVD법에 의하여, 예를 들어 산화실리콘막을 포함하는 절연막을 형성한다. 계속해서, 이 절연막에 대하여 이방성 에칭을 행함으로써, 메모리 게이트 전극 MG, 제어 게이트 전극 CG, 게이트 전극 GH 및 게이트 전극 GL의 각각의 측면에 오프셋 스페이서 OS를 형성한다. 여기서, 영역(1Aa)에서는 이방성 에칭을 계속함으로써, 오프셋 스페이서 OS로부터 노출되어 있던 절연막 IF3 및 절연막 IF2를 제거한다. 이것에 의하여, 메모리 게이트 전극 MG 아래에, 절연막 X1, 전하 축적층 CSL 및 절연막 X2를 갖는 게이트 절연막 GF1a가 형성된다.
도 17은, 영역(3A)에 더미 사이드월 스페이서 DSW와 에피택셜층 EP를 형성하는 공정을 도시하고 있다.
먼저, 영역(1A) 내지 영역(3A)을 덮도록, 예를 들어 CVD법에 의하여, 예를 들어 질화실리콘막을 포함하는 절연막 IF7을 형성한다. 계속해서, 영역(1A) 및 영역(2A)의 절연막 IF7을 선택적으로 덮는 레지스트 패턴(도시하지 않음)을 마스크로 하고 영역(3A)의 절연막 IF7을 이방성 에칭에 의하여 가공하여, 게이트 전극 GL의 측면에 오프셋 스페이서 OS를 개재하여 더미 사이드월 스페이서 DSW를 형성한다. 그 후, 애싱 처리에 의하여 레지스트 패턴은 제거된다.
다음으로, 에피택셜 성장에 의하여 영역(3A)의 반도체층 SM 상에, 예를 들어 단결정 실리콘을 포함하는 에피택셜층 EP(반도체층 EP)를 형성한다. 반도체층 EP의 막 두께는 20㎚ 내지 40㎚ 정도이다. 이때, 영역(3A)의 게이트 전극 GL은 캡막 CP로 덮여 있으므로, 게이트 전극 GL 상에 에피택셜층 EP는 형성되지 않는다. 또한 영역(1A) 및 영역(2A)은 절연막 IF7로 덮여 있기 때문에, 에피택셜층 EP는 형성되지 않는다.
또한 이 에피택셜 성장은, 반도체층 SM에 이온 주입 등에 의한 불순물의 도입이 행해지고 있지 않은 상태에 있어서 행하는 것이 바람직하며, 예를 들어 후술하는 익스텐션 영역 EX를 형성하기 전에 행하는 것이 바람직하다.
이 이유로서는, 이온 주입 공정에 의하여 손상을 입은 반도체층 SM 상에 에피택셜층 EP를 형성하는 경우, 상기 손상에 기인하여 반도체층 SM을 구성하는 실리콘의 결정성에 변동이 발생하여, 에피택셜층 EP가 양호하게 성장하지 않기 때문이다. 이 결과, 에피택셜층 EP가 원하는 막 두께 및 형상으로 형성되지 않을 우려가 있다. 따라서 본 실시 형태의 반도체 장치에서는, 에피택셜층 EP의 형성을 익스텐션 영역 EX를 형성하기 전에 행하고 있다.
또한 에피택셜층 EP는 반도체층 SM과 동일한 재료이기 때문에 일체화되지만, 본 실시 형태에서는, 발명의 이해를 용이하게 하기 위하여 에피택셜층 EP와 반도체층 SM의 경계를 파선으로 나타내고 있다. 또한 후속 공정에 의하여 에피택셜층 EP 내 및 반도체층 SM 내에 확산 영역 D3을 형성할 때, 에피택셜층 EP의 도시를 매우 알아보기 어렵기 때문에, 도면 중에서는 화살표에 의하여 에피택셜층 EP를 나타내고 있다.
다음으로, 도 18에 도시한 바와 같이, 오프셋 스페이서 OS가 깍여 나가기 어려운 조건에서 에칭 처리를 행함으로써, 영역(3A)에 있어서 더미 사이드월 스페이서 DSW 및 캡막 CP를 제거하고, 영역(1A) 및 영역(2A)에 있어서 절연막 IF7 및 캡막 CP를 제거한다. 또한 더미 사이드월 스페이서 DSW, 절연막 IF7 및 캡 절연막 CP는 동일한 재료에 의하여 형성되어 있었으므로, 이들을 동시에 제거할 수 있다. 따라서, 마스크의 추가를 행할 필요가 없으므로 제조 공정을 간략화할 수 있다.
다음으로, 포토리소그래피법 및 이온 주입법을 이용하여 영역(1A) 내지 영역(3A)에 각각 불순물 영역을 형성한다.
영역(1A)에는 n형의 불순물 영역 LMS, LDD1, LMD를 형성한다. 불순물 영역 LMS는 메모리 셀 MC의 소스 영역의 일부를 구성하며, 제어 게이트 전극 CG의 일방측의 반도체 기판 SB에 형성된다. 불순물 영역 LDD1은 선택 트랜지스터 STr과 메모리 트랜지스터 MTr을 전기적으로 접속시키는 영역이며, 제어 게이트 전극 CG의 타방측과 메모리 게이트 전극 MG의 일방측 사이의 반도체 기판 SB에 형성된다. 불순물 영역 LMD는 메모리 셀 MC의 드레인 영역의 일부를 구성하며, 메모리 게이트 전극 CG의 타방측의 반도체 기판 SB에 형성된다.
영역(2A)에는 2개의 p형의 불순물 영역 LDD2를 형성한다. 2개의 불순물 영역 LDD2는 각각 MISFET(1Q)의 소스 영역의 일부, 및 MISFET(1Q)의 드레인 영역의 일부를 구성하며, 게이트 전극 GH의 양측의 반도체 기판 SB에 형성된다.
영역(3A)에는 2개의 n형의 익스텐션 영역(불순물 영역) EX를 형성한다. 2개의 익스텐션 영역 EX는 각각 MISFET(2Q)의 소스 영역의 일부, 및 MISFET(2Q)의 드레인 영역의 일부를 구성하며, 게이트 전극 GL의 양측의 반도체층 SM 및 에피택셜층 EP에 형성된다.
도 19는, 영역(1A) 내지 영역(3A)에 사이드 월 스페이서 SW와 확산 영역을 형성하는 공정을 도시하고 있다.
먼저, 영역(1A) 내지 영역(3A)을 덮도록, 예를 들어 CVD법에 의하여, 예를 들어 질화실리콘막을 포함하는 절연막을 형성한다. 계속해서, 이 절연막에 대하여 이방성 에칭을 행함으로써, 메모리 게이트 전극 MG, 제어 게이트 전극 CG, 게이트 전극 GH 및 게이트 전극 GL의 각각의 측면에 오프셋 스페이서 OS를 개재하여 사이드 월 스페이서 SW를 형성한다.
계속해서, 포토리소그래피법 및 이온 주입법을 이용하여 영역(1A)에 확산 영역 MS, D1, MD를 형성하고, 영역(2A)에 확산 영역 D2를 형성하고, 영역(3A)에 확산 영역 D3을 형성한다.
영역(1A)에 있어서, n형의 확산 영역 MS, D1, MD의 각각은, 사이드 월 스페이서 SW로부터 노출되고 또한 불순물 영역 LMS, LDD1, LMD가 형성되어 있는 반도체 기판 SB에 형성되며, 불순물 영역 LMS, LDD1, LMD보다도 높은 불순물 농도를 갖는다. 확산 영역 MS는, 불순물 영역 LMS와 접속되어 메모리 셀 MC의 소스 영역의 일부를 구성한다. 확산 영역 MD는, 불순물 영역 LMD와 접속되어 메모리 셀 MC의 드레인 영역의 일부를 구성한다.
영역(2A)에 있어서, p형의 확산 영역 D2의 각각은, 사이드 월 스페이서 SW로부터 노출되고 또한 불순물 영역 LDD2가 형성되어 있는 반도체 기판 SB에 형성되며, 불순물 영역 LDD2보다도 높은 불순물 농도를 갖는다. 확산 영역 D2는, 불순물 영역 LDD2와 접속되어 MISFET(1Q)의 소스 영역의 일부, 및 드레인 영역의 일부를 구성한다.
영역(3A)에 있어서, n형의 확산 영역 D3의 각각은, 사이드 월 스페이서 SW로부터 노출되어 있는 에피택셜층 EP 및 반도체층 SM에 형성되며, 익스텐션 영역 EX보다도 높은 불순물 농도를 갖는다. 확산 영역 D3은, 익스텐션 영역 EX와 접속되어 MISFET(2Q)의 소스 영역의 일부, 및 드레인 영역의 일부를 구성한다.
도 20은, 영역(1A) 내지 영역(3A)에 실리사이드층 SI, 플러그 PG 및 배선 M1을 형성하는 공정을 도시하고 있다.
먼저, 살리사이드(Salicide: Self Aligned Silicide) 기술에 의하여, 각 확산 영역 MD, MS, D1 내지 D3, 메모리 게이트 전극 MG, 제어 게이트 전극 CG, 게이트 전극 GH 및 게이트 전극 GL의 각각의 상면 상에 저저항의 실리사이드층 SI를 형성한다.
실리사이드층 SI는 구체적으로는 다음과 같이 하여 형성할 수 있다. 먼저, 영역(1A) 내지 영역(3A)을 덮도록 실리사이드층 SI 형성용의 금속막을 형성한다. 이 금속막은, 예를 들어 코발트, 니켈 또는 니켈 백금 합금을 포함한다. 다음으로, 반도체 기판 SB에 열처리를 실시함으로써, 확산 영역 MD, MS, D1 내지 D3, 메모리 게이트 전극 MG, 제어 게이트 전극 CG, 게이트 전극 GH 및 게이트 전극 GL을 금속막과 반응시킨다. 이것에 의하여, 확산 영역 MD, MS, D1 내지 D3, 메모리 게이트 전극 MG, 제어 게이트 전극 CG, 게이트 전극 GH 및 게이트 전극 GL의 각각의 상면 상에 실리사이드층 SI가 형성된다. 그 후, 미반응된 금속막을 제거한다. 실리사이드층 SI를 형성한 것에 의하여, 확산 영역 MD, MS, D1 내지 D3, 메모리 게이트 전극 MG, 제어 게이트 전극 CG, 게이트 전극 GH 및 게이트 전극 GL에 있어서의 확산 저항과 콘택트 저항을 낮게 할 수 있다.
이상으로부터 영역(1Aa)에 메모리 트랜지스터 MTr이 형성되고, 영역(1Ab)에 선택 트랜지스터 STr이 형성되고, 영역(2A)에 MISFET(1Q)가 형성되고, 영역(3A)에 MISFET(2Q)가 형성된다.
다음으로, 영역(1A) 내지 영역(3A)에 있어서, 메모리 트랜지스터 MTr, 선택 트랜지스터 STr, MISFET(1Q) 및 MISFET(2Q)을 덮도록 층간 절연막 IL1을 형성한다. 층간 절연막 IL1로서는, 산화실리콘막의 단체막, 또는 질화실리콘막과 그 위에 두꺼운 산화실리콘막을 형성한 적층막 등을 사용할 수 있다. 층간 절연막 IL1의 형성 후, 필요에 따라 층간 절연막 IL1의 상면을 CMP(Chemical Mechanical Polishing)법으로 연마할 수도 있다.
다음으로, 포토리소그래피법 및 건식 에칭법 등에 의하여, 층간 절연막 IL1 내에 콘택트 홀을 형성하고, 콘택트 홀 내에 텅스텐(W) 등을 주체로 하는 도전성막을 매립함으로써, 층간 절연막 IL1 내에 플러그 PG를 형성한다. 각 영역(1A 내지 3A)에 형성된 플러그 PG는 실리사이드층 SI를 개재하여 확산 영역 MD, MS, D2, D3에 접속된다.
다음으로, 플러그 PG가 매립된 층간 절연막 IL1 상에 층간 절연막 IL2를 형성한다. 그 후, 층간 절연막 IL2에 배선용의 홈을 형성한 후, 배선용의 홈 내에, 예를 들어 구리를 주성분으로 하는 도전성막을 매립함으로써, 층간 절연막 IL2 내에 플러그 PG와 접속되는 배선 M1을 형성한다. 이 배선 M1의 구조는, 소위 다마신(Damascene) 배선 구조라 칭해진다.
그 후, 듀얼 다마신(Dual Damascene)법 등에 의하여 2층째 이후의 배선을 형성하지만, 여기서는 도시 및 그 설명은 생략한다. 또한 배선 M1 및 배선 M1보다도 상층의 배선은 다마신 배선 구조에 한정되지 않고, 도전성막을 패터닝하여 형성할 수도 있으며, 예를 들어 텅스텐 배선 또는 알루미늄 배선으로 할 수도 있다.
이상과 같이 하여 본 실시 형태의 반도체 장치가 제조된다.
이상, 본 발명자에 의하여 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양한 변경 가능한 것은 물론이다.
예를 들어 본 실시 형태에서는, 영역(3A)에 형성되는 저내압 MISFET으로서, SOI 기판 상에 형성되는 트랜지스터이며, SOTB라 칭해지는 완전 공핍형의 트랜지스터인 MISFET(2Q)을 예시하였다. 그러나, 이 영역(3A)에 형성되는 저내압 MISFET은, 상기 SOI 기판 상이 아니라, 절연층 BX 및 반도체층 SM이 형성되어 있지 않은 반도체 기판 SB 상(벌크 기판 상)에 형성한 MISFET이어도 된다.
1A 내지 3A, 1Aa, 1Ab: 영역
1Q, 2Q: MISFET
AR0, AR1: 활성 영역
BL0, BL1: 비트선
BX: 절연층
C1 내지 C3: 회로 블록
CG: 제어 게이트 전극
CG0, CG1: 제어 게이트선
CHP: 반도체 칩
CP: 캡막
CSL: 전하 축적층
D1 내지 D3: 확산 영역(불순물 영역)
DNW1, DNW2: n형 웰
DSW: 더미 사이드월 스페이서
EP: 에피택셜층(반도체층)
EX: 익스텐션 영역(불순물 영역)
FG: 도전성막
GH: 게이트 전극
GF1a, GF1b, GF2, GF3: 게이트 절연막
GL: 게이트 전극
IF1 내지 IF7: 절연막
IL1, IL2: 층간 절연막
LDD1, LDD2: 불순물 영역
LMD: 불순물 영역
LMS: 불순물 영역
M1: 배선
MC: 메모리 셀
MD: 확산 영역(불순물 영역)
MG: 메모리 게이트 전극
MG0, MG1: 메모리 게이트선
MS: 확산 영역(불순물 영역)
MTr: 메모리 트랜지스터
NO: 질소 도입 개소
NW: n형 웰
OS: 오프셋 스페이서
PG: 플러그
PW1, PW2: p형 웰
PR1 내지 PR3: 레지스트 패턴
SB: 반도체 기판
SI: 실리사이드층
SL0, SL1: 소스선
SM: 반도체층
SN: 보호막
STI: 소자 분리부
STr: 선택 트랜지스터
SW: 사이드 월 스페이서
X1, X2: 절연막

Claims (14)

  1. 제1 MISFET이 형성되는 제1 영역, 및 제2 MISFET이 형성되는 제2 영역을 갖는 반도체 장치의 제조 방법으로서,
    (a) 상기 제1 영역 및 상기 제2 영역의 반도체 기판 상에 제1 절연막을 형성하는 공정,
    (b) 상기 제1 절연막 상에, 상기 제1 절연막과는 상이한 재료를 포함하는 보호막을 형성하는 공정,
    (c) 상기 제1 영역의 상기 보호막 및 상기 제1 절연막을 선택적으로 제거함으로써, 상기 제1 영역의 상기 반도체 기판을 노출시키는 공정,
    (d) 상기 (c) 공정 후, 상기 제1 영역의 상기 반도체 기판 상에 제2 절연막을 형성하는 공정,
    (e) 상기 (d) 공정 후, 상기 제2 영역의 상기 제1 절연막이 상기 보호막으로 덮여 있는 상태에 있어서, 상기 반도체 기판에 대하여, 질소를 포함하는 분위기 중에서 열처리를 행함으로써, 상기 제1 영역에 있어서의 상기 반도체 기판과 상기 제2 절연막의 계면에 질소를 도입하는 공정,
    (f) 상기 (e) 공정 후, 상기 제2 영역의 상기 보호막을 제거하는 공정,
    (g) 상기 (f) 공정 후, 상기 제1 영역의 상기 제2 절연막 상, 및 상기 제2 영역의 상기 제1 절연막 상에 제1 도전성막을 형성하는 공정,
    (h) 상기 제1 도전성막을 패터닝함으로써, 상기 제1 영역에 상기 제1 MISFET의 제1 게이트 전극을, 상기 제2 영역에 상기 제2 MISFET의 제2 게이트 전극을 각각 형성하는 공정
    을 갖는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 또한,
    상기 (e) 공정 후이자 상기 (f) 공정 전에,
    (i) 상기 제1 영역의 상기 제2 절연막 상, 및 상기 제2 영역의 상기 보호막 상에 제3 절연막을 형성하는 공정,
    (j) 상기 제3 절연막 상에 제4 절연막을 형성하는 공정,
    (k) 상기 (j) 공정 후, 상기 제1 영역의 상기 제4 절연막 및 상기 제3 절연막이 남겨지도록 상기 제2 영역의 상기 제4 절연막 및 상기 제3 절연막을 선택적으로 제거하는 공정
    을 갖고,
    상기 (g) 공정에서 상기 제1 영역의 상기 제1 도전성막은 상기 제4 절연막 상에 형성되고,
    상기 (h) 공정에서 상기 제1 영역의 상기 제1 게이트 전극은 상기 제4 절연막 상에 형성되고,
    상기 제1 MISFET의 제1 게이트 절연막은 상기 제1 영역의 상기 제2 절연막, 상기 제3 절연막 및 상기 제4 절연막을 갖는, 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제3 절연막 및 상기 보호막은 동일한 재료를 포함하고,
    상기 (k) 공정에서의 상기 제3 절연막의 제거와 상기 (f) 공정에서의 상기 보호막의 제거는 동일한 에칭 처리에 의하여 행해지는, 반도체 장치의 제조 방법.
  4. 제2항에 있어서, 또한,
    상기 (f) 공정 후이자 상기 (g) 공정 전에,
    상기 제1 영역의 상기 제4 절연막의 표면, 및 상기 제2 영역의 상기 제1 절연막의 표면에, 질소를 포함하는 분위기 중에서 플라스마 처리를 행하는 공정
    을 갖는, 반도체 장치의 제조 방법.
  5. 제2항에 있어서,
    상기 제3 절연막은 전하 축적층이고,
    상기 제1 MISFET은 불휘발성 메모리 셀의 일부를 구성하는, 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제3 절연막은 질화실리콘막을 포함하고,
    상기 제2 절연막 및 상기 제4 절연막은 산화실리콘막을 포함하는, 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 불휘발성 메모리 셀은 상기 제1 MISFET와 상기 제2 MISFET을 갖고,
    상기 제2 MISFET은 상기 불휘발성 메모리 셀의 선택 트랜지스터를 구성하는, 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 MISFET 및 상기 제2 MISFET은 각각 n형의 트랜지스터인, 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 MISFET은 n형의 트랜지스터이고,
    상기 제2 MISFET은 p형의 트랜지스터인, 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 (e) 공정에 있어서, 상기 제2 영역에 있어서의 상기 반도체 기판과 상기 제1 절연막의 계면에 도입되는 질소의 양은, 상기 제1 영역에 있어서의 상기 반도체 기판과 상기 제2 절연막의 계면에 도입되는 질소의 양보다도 적은, 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 (e) 공정에 있어서, 상기 보호막은 질화 방지막으로서 기능하고 있는, 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 반도체 장치는, 제3 MISFET이 형성되는 제3 영역을 더 포함하고,
    상기 제3 영역의 상기 반도체 기판 상에는 절연층이 형성되어 있고,
    상기 절연층 상에는 제1 반도체층이 형성되어 있고,
    상기 (a) 공정에서 형성되는 상기 제1 절연막은 상기 제3 영역의 상기 제1 반도체층 상에도 형성되고,
    상기 (e) 공정에서 행해지는 상기 열처리는, 상기 제3 영역의 상기 제1 절연막이 상기 보호막에 덮여 있는 상태에 있어서 행해지고,
    상기 (f) 공정에서는 상기 제3 영역의 상기 보호막도 제거되고,
    상기 (f) 공정 후이자 상기 (g) 공정 전에, 또한,
    (i) 상기 제1 영역의 상기 제2 절연막, 및 상기 제2 영역의 상기 제1 절연막을 남기도록 상기 제3 영역의 상기 제1 절연막을 선택적으로 제거하는 공정,
    (j) 상기 (i) 공정 후에 상기 제3 영역의 상기 제1 반도체층 상에 제5 절연막을 형성하는 공정
    을 갖고,
    상기 (g) 공정에서 형성되는 상기 제1 도전성막은 상기 제3 영역의 상기 제5 절연막 상에도 형성되고,
    상기 (h) 공정에서는 상기 제1 도전성막을 패터닝함으로써 상기 제3 영역에 제3 게이트 전극이 형성되는, 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제5 절연막의 막 두께는 상기 제1 절연막의 막 두께보다도 얇은, 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제3 MISFET의 구동 전압은 상기 제1 MISFET 및 상기 제2 MISFET의 구동 전압보다도 낮은, 반도체 장치의 제조 방법.
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