KR20060099179A - 플래쉬 메모리 소자의 제조방법 - Google Patents

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KR20060099179A
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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 네거티브 슬로프(negative slope)를 갖는 자기정렬 플로팅 게이트(self align floating gate)의 측면에 전극 스페이서를 형성함으로써 층간 유전막과 컨트롤 게이트를 형성한 후에 스택 게이트 식각시 자기정렬 플로팅 게이트의 네거티브 슬로프로 인한 컨트롤 게이트의 스트링거(stringer) 형성을 방지할 수 있고, 플로팅 게이트 사이의 소자분리막 제거시 등방성 식각 공정을 사용하여 플로팅 게이트 측면에 소자분리막이 잔류되지 않으므로 커플링비의 손실을 방지할 수 있다.
따라서, 소자 불량을 개선시킬 수 있고 프로그램 속도 저하를 방지할 수 있는 효과가 있다.
스트링거(stringer), 커플링비(coupling ratio), 전극 스페이서

Description

플래쉬 메모리 소자의 제조방법{Method for fabricating flash memory device}
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 플래쉬 메모 리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
20 : 반도체 기판 21 : 패드 절연막
22 : 하드마스크막 23 : 소자분리막
24 : 터널 유전막 25 : 플로팅 게이트
26 : 전극막 27 : 전극 스페이서
28 : 층간 유전막 29 : 컨트롤 게이트
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 컨트롤 게이트의 스트링거(stringer) 형성을 피하면서 층간 유전막의 정전용량을 손실 없이 확 보하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 불휘발성 메모리(non-volatile memory)로 구분된다.
휘발성 메모리는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory)등의 램(RAM)이 차지하고 있으며, 전원 인가시 데이터(data)의 입력 및 보존이 가능하지만, 전원 제거시 데이터가 휘발되어 보존이 불가능한 특징을 가진다.
DRAM은 트랜지스터(transistor)가 스위치 기능을, 커패시터(capacitor)는 데이터 저장 기능을 하는 형태로, 전원공급이 끊기면 내부 데이터도 자동 소멸한다. 그리고, SRAM은 플립플롭(flip flop) 형태의 트랜지스터 구조를 가져 트랜지스터 간 구동 정도 차이에 따라 데이터를 저장하는 형태이며, 이 역시 전원공급이 끊기면 내부 데이터가 자동 소멸한다.
이에 반하여, 전원공급이 끊겨도 저장된 정보를 잃지 않는 비휘발성 메모리(non-volatile memory)는 시스템의 운영에 관여하는 데이터나 운영체제를 개발자가 프로그램하여 공급하는 목적으로 개발되어 발전하여 왔다. 비휘발성 메모리는 EPROM(Electrically Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory), 플래쉬 메모리(flash memory) 등이 상용화되어 사용 중이다. 특히, 최근 NAND형 플래쉬 메모리가 모바일 통신기기, MP3, 디지털 카메라 등에 폭발적인 성장과 더불어 각광을 받고 있다.
플래쉬 메모리 셀은 일반적으로 실리콘 기판 상부에 형성된 터널유전막, 플 로팅 게이트(floating gate), 층간 유전막, 컨트롤 게이트(control gate)를 포함하는 구조를 갖는다. 이러한 구조를 갖는 플래쉬 메모리 셀의 데이터 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다.
이 같은 플래쉬 메모리 소자는 디자인 룰(design rule)이 70nm 이하로 낮아지면, 리소그래피(lithography) 장비의 오버레이 정확도(overlay accuracy) 한계에 비해 실제 요구되는 정확도가 더 작아지기 때문에, 기판에 이미 형성된 소자분리 트렌치(trench) 위에 자기정렬(self align) 방식으로 플로팅 게이트를 형성하는 자기정렬 플로팅 게이트(Self Align Floating Gate :SAFG) 구조를 채택할 수밖에 없게 되었다.
자기정렬 플로팅 게이트(SAFG) 구조는 패드 산화막과 실리콘 질화막이 형성된 반도체 기판에 트렌치를 형성하고, 트렌치를 매립하여 소자분리막을 형성하고, 상기 실리콘 질화막과 패드 산화막을 습식식각한 다음, 실리콘 질화막과 패드 산화막이 습식식각된 부분에 터널 유전막을 개재한 후 플로팅 게이트를 형성하여 제조한다.
상기 습식식각에 의한 실리콘 질화막과 패드 산화막 제거 과정에서 소자분리막도 일부 식각되어 소자분리막이 포지티브 슬로프(positive slope)를 갖게 되므로, 상기 플로팅 게이트는 반대로 네거티브 슬로프(negative slope)를 갖게 된다.
이렇게 플로팅 게이트가 네거티브 슬로프를 갖는 상태에서 습식식각 방법으로 소자분리막의 높이를 낮추고 층간 유전막과 컨트롤 게이트를 형성한 다음에 플 로팅 게이트와 컨트롤 게이트가 적층된 적층 게이트를 식각하는데, 상기 적층 게이트 식각시 상기 네거티브 슬로프를 갖는 플로팅 게이트에 의한 그림자 현상(shadowing effect)으로 인해 컨트롤 게이트가 잔류되어 이웃하는 컨트롤 게이트 끼리 연결되는 스트링거(stringer) 형성을 피할 수 없다.
이러한 컨트롤 게이트의 스트링거 문제를 해결하기 위하여 소자분리막을 습식식각하지 않고 비등방성(anisotropic) 건식식각할 경우에는 네거티브 슬로프를 갖는 플로팅 게이트 측벽에 소자분리막이 두껍게 잔류하게 되어 층간 유전막의 정전용량이 감소되어 커플링비(coupling ratio)가 저하되는 문제가 생긴다.
이 경우 컨트롤 게이트에 인가된 전압의 플로팅 게이트로의 전달능력이 떨어져 프로그램 속도 저하를 가져오게 된다. 프로그램 속도 저하를 보상하려면 외부 인가 전압을 그만큼 올려 주는 방법이 있는데, 이 경우에는 고전압에 견디는 제품 및 트랜지스터 설계가 필요하므로 그만큼 부담으로 작용하게 된다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 컨트롤 게이트의 스트링거(stringer) 형성을 방지하면서 동시에 층간 유전막의 정전용량을 손실 없이 확보할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 프로그램 속도를 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 (a)반도체 기판상에 패드 절연막과 하드마스크막을 형성하는 단계와, (b)상기 하드마스크막과 패드 절연막과 반도체 기판을 선택적으로 제거하여 트렌치를 형성하는 단계와, (c)상기 트렌치 내에 소자분리막을 형성하는 단계와, (d)등방성 식각 공정으로 상기 하드마스크막과 패드 절연막을 제거하는 단계와, (e)상기 소자분리막들 사이에 터널 절연막을 개재하여 플로팅 게이트를 형성하는 단계와, (f)등방성 식각 공정으로 상기 소자분리막을 일정 두께 제거하는 단계와, (g)상기 소자분리막의 제거로 노출되는 플로팅 게이트의 측면에 전극 스페이서를 형성하는 단계와, (h)전면에 층간 유전막을 개재하여 컨트롤 게이트를 형성하는 단계를 포함하여 형성한다.
바람직하게, 상기 패드 절연막을 산화막으로 형성하는 것을 특징으로 한다.
바람직하게, 상기 하드마스크막은 실리콘 질화막으로 형성하는 것을 특징으로 한다.
바람직하게, 상기 패드 절연막은 20~200Å의 두께로 형성하는 것을 특징으로 한다.
바람직하게, 상기 하드마스크막은 300~3000Å의 두께로 형성하는 것을 특징으로 한다.
바람직하게, 상기 (d) 단계에서 상기 하드마스크막을 인산 용액을 이용한 습식식각 공정으로 제거하는 것을 특징으로 한다.
바람직하게, 상기 (d) 단계에서 상기 소자분리막의 측면도 함께 식각되어 상기 소자분리막이 포지티브 슬로프(positive slope)를 갖게 되는 것을 특징으로 한다.
바람직하게, 상기 플로팅 게이트는 네거티브 슬로프(negative slope)를 갖는 것을 특징으로 한다.
바람직하게, 상기 플로팅 게이트는 전면에 플로팅 게이트용 물질을 증착하는 단계와, 상기 소자분리막이 노출되도록 상기 플로팅 게이트용 물질을 평탄 제거하는 단계를 포함하여 형성하는 것을 특징으로 한다.
바람직하게, 상기 플로팅 게이트용 물질은 폴리실리콘막인 것을 특징으로 한다.
바람직하게, 상기 (f) 단계의 소자분리막 제거시 상기 소자분리막의 표면이 플로팅 게이트보다 낮아지지 않게 공정을 제어하는 것을 특징으로 하는 한다.
바람직하게, 상기 (f) 단계에서 상기 소자분리막 제거시 불소(HF)를 함유한 에칭 용액을 사용하는 것을 특징으로 한다.
바람직하게, 상기 전극 스페이서는 상기 플로팅 게이트와 동일한 물질로 형성하는 것을 특징으로 한다.
바람직하게, 상기 전극 스페이서를 폴리실리콘막으로 형성하는 것을 특징으로 한다.
바람직하게, 상기 (g) 단계는 전면에 전극막을 형성하는 단계와, 비등방성 블랭킷 식각(blanket etch) 공정으로 상기 전극막을 식각하여 상기 소자분리막의 제거로 노출된 플로팅 게이트 측면에 전극 스페이서를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 (h) 단계 이후에 상기 컨트롤 게이트와 층간 유전막과 플로팅 게이트를 선택적으로 패터닝하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게, 상기 컨트롤 게이트의 일정영역상에 하드마스크 패턴을 형성하고, 상기 하드마스크 패턴을 마스크로 상기 컨트롤 게이트와 층간 유전막과 플로팅 게이트를 선택적으로 식각하는 것을 특징으로 한다.
바람직하게, 상기 하드마스크 패턴은 실리콘 산화막, 실리콘 질화막, 실리콘산화질화막, 비정질카본(amorphus carbon) 중 어느 하나인 것을 특징으로 한다.
바람직하게, 상기 층간 유전막은 ONO(Oxide-Nitride-Oxide)막으로 형성하는 것을 특징으로 한다.
바람직하게, 상기 ONO막에서 산화막은 열산화법 또는 화학기상증착법 중 어느 하나를 이용하여 형성하는 것을 특징으로 한다.
바람직하게, 상기 ONO막에서 질화막은 화학기상증착법으로 형성하는 것을 특징으로 한다.
바람직하게, 상기 ONO막에서 첫 번째 산화막은 30~150Å의 두께로 형성하고, 질화막은 30~150Å의 두께로 형성하고, 두 번째 산화막은 30~150Å의 두께로 형성하는 것을 특징으로 한다.
바람직하게, 상기 컨트롤 게이트는 다결정 실리콘(poly-Si), 텅스텐(W), 텅 스텐 실리사이드(WSi2) 중 어느 하나 혹은 이들의 조합을 사용하여 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 플래쉬 메모 리 소자의 제조공정 단면도이다.
본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정은 우선, 도 1a에 도시하는 바와 같이 반도체 기판(20)상에 패드 절연막(21)과 하드마스크막(22)을 차례로 형성한다.
상기 패드 절연막(21)은 20~200Å 두께의 산화막으로 형성하고, 상기 하드마스크막(22)은 300~3000Å 두께의 실리콘 질화막(silicon nitride)으로 형성하는 것이 바람직하다.
이어, 포토 및 식각 공정으로 상기 하드마스크막(22)과 패드 절연막(21)을 선택적으로 제거하고, 패드 절연막(21) 제거로 노출된 반도체 기판(20)을 소정 깊이 식각하여 트렌치를 형성한다.
그런 다음, 산화막을 증착하여 상기 트렌치를 갭필(gap fill)한 다음 상기 하드마스크막(22)이 노출되도록 상기 산화막을 CMP(Chemical Mechanical Polishing)하여 소자분리막(23)을 형성한다.
그리고, 도 1b에 도시하는 바와 같이 습식식각 공정으로 상기 하드마스크막(22)과 패드 절연막(21)을 제거한다. 상기 하드마스크막(22)의 습식식각시 식각 용액으로는 인산용액을 사용하는 것이 좋다.
상기 습식식각 공정에서 사용되는 식각 용액에 의해 소자분리막(23)의 측면이 침식되어 상기 소자분리막(23)은 포지티브 슬로프(positive slope)를 갖게 된다.
이어, 상기 패드 절연막(21)의 제거로 노출된 반도체 기판(20) 표면상에 터널 유전막(24)을 형성하고, 이웃하는 소자분리막(23) 사이가 채워지도록 플로팅 게이트용 폴리실리콘막을 증착한 후, 상기 플로팅 게이트용 폴리실리콘막을 CMP(Chemical Mechanical Polishing)하여 소자분리막(23) 사이에 자기정합적으로 플로팅 게이트(25)를 형성한다.
상기 자기정합적으로 형성된 플로팅 게이트(25)는 소자분리막(23)과 계면을 공유하므로 상기 플로팅 게이트(25)는 상기 소자분리막(23)과 반대로 네거티브 슬로프(positive slope)를 갖게 된다.
이어서, 도 1c에 도시하는 바와 같이 불소(HF)를 함유한 에칭 용액을 사용한 습식식각 공정으로 상기 플로팅 게이트(25) 사이의 소자분리막(23)의 높이를 낮춘다.
그 다음, 습식식각으로 노출된 플로팅 게이트(25)의 네거티브 슬로프에 의한 스트링거(stringer) 형성을 방지하기 위하여 전표면상에 전극막(26)을 형성한다.
상기 전극막(26)으로는 상기 플로팅 게이트(25)와 동일한 물질 즉, 폴리실리콘막으로 형성하는 것이 좋다.
그런 다음, 도 1d에 도시하는 바와 같이 상기 전극막(26)을 비등방적으로 블랭킷 식각(blanket etch)하여 플로팅 게이트(25)의 양측면에 전극 스페이서(27)를 형성한다.
따라서, 상기 전극 스페이서(27)는 네거티브 슬로프를 가졌던 상기 플로팅 게이트(25)의 측면에 형성되어, 상기 플로팅 게이트(25)의 네거티브 슬로프는 전극 스페이서(27)에 의하여 보완되어 드러나지 않게 된다.
이어서, 도 1e에 도시하는 바와 같이 전표면상에 층간 유전막(28)을 형성하고, 상기 층간 유전막(28)상에 컨트롤 게이트(29)를 형성한다.
상기 컨트롤 게이트(29)의 구성 물질로는 다결정 실리콘을 사용하거나, 텅스텐(W), 텅스텐 실리사이드(WSi2) 등으로 대표되는 금속을 사용하거나 혹은 이들의 조합을 사용한다.
그리고, 상기 층간 유전막(28)으로는 열산화(Thermal oxidation) 혹은 화학기상증착법(Chemical Vapor Deposition)으로 형성한 30~150Å 두께의 산화막(Oxide), 화학기상증착법으로 형성한 30~150Å 두께의 질화막(nitride), 열산화 혹은 화학기상증착법으로 형성한 30~150Å 두께의 산화막(oxide)을 적층하여 형성한 ONO막을 사용하는 것이 가장 바람직하나, 상기 ONO막 대신에 고유전율을 갖는 다른 유전막을 사용할 수도 있다.
상기 네거티브 슬로프를 갖는 플로팅 게이트(25) 측벽에 소자분리막이 아닌 전극 스페이서(27)가 형성되어 있으므로, 층간 유전막(28)의 정전용량을 손실 없이 확보할 수 있다. 따라서, 커플링비(coupling ratio)의 저하를 방지할 수 있다.
이후, 도면에는 도시하지 않았지만 일반적인 패터닝 공정으로 상기 컨트롤 게이트(29)와 층간 유전막(28)과 플로팅 게이트(25)를 선택적으로 패터닝하여 플래쉬 메모리 소자의 게이트를 완성한다.
상기 게이트 패터닝 공정을 용이하게 하기 위해서는 도면으로 도시하지는 않았지만 상기 컨트롤 게이트(29)의 일정 영역상에 하드마스크 패턴을 형성하고, 상기 하드마스크 패턴을 마스크로 상기 컨트롤 게이트(29)와 층간 유전막(28)과 플로팅 게이트(25)를 패터닝하는 방법을 사용하는 것이 좋다.
상기 하드마스크 패턴으로는 실리콘 산화막, 실리콘 질화막, 실리콘산화질화막, 비정질카본(amorphous carbon) 중 어느 하나를 사용한다.
이상으로 본 발명의 실시예에 따른 플래쉬 메모리 소자 제조를 완료한다.
상술한 바와 같이, 본 발명은 자기정합 플로팅 게이트 구조에서 플로팅 게이트의 네거티브 슬로프를 갖는 측면에 전극 스페이서를 형성하여 후속 적층 게이트 패턴 식각시 컨트롤 게이트 스트링거(stringer) 형성을 방지할 수 있다. 따라서, 소자 불량 발생을 방지하여 생산 수율을 향상시킬 수 있다.
또한, 플로팅 게이트 측면에 소자분리막이 잔류하지 않으므로 층간 유전막의 정전용량을 손실 없이 확보할 수 있으므로, 커플링비(coupling ratio)의 저하를 방지할 수 있다. 따라서, 플래쉬 메모리 소자 구동을 위한 전압을 발생시키는 고전압회로에서 발생시켜야 하는 전압을 낮추어도 프로그램 속도를 유지할 수 있게 되므로 신뢰성 있는 플래쉬 메모리 소자 제조가 가능해지는 효과가 있다.

Claims (23)

  1. (a) 반도체 기판상에 패드 절연막과 하드마스크막을 형성하는 단계;
    (b)상기 하드마스크막과 패드 절연막과 반도체 기판을 선택적으로 제거하여 트렌치를 형성하는 단계;
    (c) 상기 트렌치 내에 소자분리막을 형성하는 단계;
    (d) 등방성 식각 공정으로 상기 하드마스크막과 패드 절연막을 제거하는 단계;
    (e) 상기 소자분리막들 사이에 터널 절연막을 개재하여 플로팅 게이트를 형성하는 단계;
    (f) 등방성 식각 공정으로 상기 소자분리막을 일정 두께 제거하는 단계;
    (g) 상기 소자분리막의 제거로 노출되는 플로팅 게이트의 측면에 전극 스페이서를 형성하는 단계; 및
    (h) 전면에 층간 유전막을 개재하여 컨트롤 게이트를 형성하는 단계를 포함하여 형성하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 패드 절연막을 산화막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 하드마스크막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 패드 절연막은 20~200Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 하드마스크막은 300~3000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  6. 제 1항에 있어서,
    상기 (d) 단계에서 상기 하드마스크막을 인산 용액을 이용한 습식식각 공정으로 제거하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  7. 제 1항에 있어서,
    상기 (d) 단계에서 상기 소자분리막의 측면도 함께 식각되어 상기 소자분리막이 포지티브 슬로프(positive slope)를 갖게 되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  8. 제 1항에 있어서,
    상기 플로팅 게이트는 네거티브 슬로프(negative slope)를 갖는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  9. 제 1항에 있어서,
    상기 플로팅 게이트는 전면에 플로팅 게이트용 물질을 증착하는 단계; 및
    상기 소자분리막이 노출되도록 상기 플로팅 게이트용 물질을 평탄 제거하는 단계를 포함하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  10. 제 9항에 있어서,
    상기 플로팅 게이트용 물질은 폴리실리콘막인 것을 특징으로 하는 플래쉬 메 모리 소자의 제조방법.
  11. 제 1항에 있어서,
    상기 (f) 단계의 소자분리막 제거시 상기 소자분리막의 표면이 플로팅 게이트보다 낮아지지 않게 공정을 제어하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  12. 제 1항에 있어서,
    상기 (f) 단계에서 상기 소자분리막 제거시 불소(HF)를 함유한 에칭 용액을 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  13. 제 1항에 있어서,
    상기 전극 스페이서는 상기 플로팅 게이트와 동일한 물질로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  14. 제 13항에 있어서,
    상기 전극 스페이서를 폴리실리콘막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  15. 제 1항에 있어서,
    상기 (g) 단계는 전면에 전극막을 형성하는 단계; 및
    비등방성 블랭킷 식각(blanket etch) 공정으로 상기 전극막을 식각하여 상기 소자분리막의 제거로 노출된 플로팅 게이트 측면에 전극 스페이서를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  16. 제 1항에 있어서,
    상기 (h) 단계 이후에 상기 컨트롤 게이트와 층간 유전막과 플로팅 게이트를 선택적으로 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  17. 제 16항에 있어서,
    상기 컨트롤 게이트의 일정영역상에 하드마스크 패턴을 형성하고, 상기 하드마스크 패턴을 마스크로 상기 컨트롤 게이트와 층간 유전막과 플로팅 게이트를 선택적으로 식각하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  18. 제 17항에 있어서,
    상기 하드마스크 패턴은 실리콘 산화막, 실리콘 질화막, 실리콘산화질화막, 비정질카본(amorphus carbon) 중 어느 하나인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  19. 제 1항에 있어서,
    상기 층간 유전막은 ONO(Oxide-Nitride-Oxide)막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  20. 제 19항에 있어서,
    상기 ONO막에서 산화막은 열산화법 또는 화학기상증착법 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  21. 제 19항에 있어서,
    상기 ONO막에서 질화막은 화학기상증착법으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  22. 제 19항에 있어서,
    상기 ONO막에서 첫 번째 산화막은 30~150Å의 두께로 형성하고, 질화막은 30~150Å의 두께로 형성하고, 두 번째 산화막은 30~150Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  23. 제 1항에 있어서,
    상기 컨트롤 게이트는 다결정 실리콘(poly-Si), 텅스텐(W), 텅스텐 실리사이드(WSi2) 중 어느 하나 혹은 이들의 조합을 사용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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