CN101859725A - 一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法 - Google Patents
一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法 Download PDFInfo
- Publication number
- CN101859725A CN101859725A CN200910133903A CN200910133903A CN101859725A CN 101859725 A CN101859725 A CN 101859725A CN 200910133903 A CN200910133903 A CN 200910133903A CN 200910133903 A CN200910133903 A CN 200910133903A CN 101859725 A CN101859725 A CN 101859725A
- Authority
- CN
- China
- Prior art keywords
- wafer
- edge
- insulation structure
- shallow groove
- oxide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Element Separation (AREA)
Abstract
本发明涉及一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法，包括以下步骤：步骤1，提供一具有半导体衬底的晶片，该半导体衬底上方至少具有依次沉积的阻挡氧化层和氮化物层；步骤2，蚀刻形成浅沟槽绝缘结构，并对该浅沟槽绝缘结构进行填充，形成填充氧化层；步骤3，对该晶片进行化学机械剖光，平整填充氧化层；步骤4，去除氮化物层，并沉积第三氧化层；步骤5，沉积一层多晶体，而后利用干蚀刻的方式去除表面的多晶体；步骤6，在半导体衬底中植入离子形成阱区。本发明通过改善STI边缘缺陷的深度，减少了STI边缘的漏出程度，避免了栅氧化层在STI边缘处的厚度薄的现象，提高了所制成的晶片的性能。
Description
技术领域
本发明涉及晶片制造方法，尤其涉及一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法。
背景技术
在半导体晶片的制造过程中，经常能发现在晶片上生长的栅氧化层比较厚时，例如厚度大于＞120A时，浅沟槽绝缘结构(STI)的上边缘处的栅氧化物的厚度会明显降低，低于平坦区的栅氧化层的厚度，如图1所示，在图1中，STI边缘处的栅氧化层的厚度仅为平坦区的70％。这样很容易造成栅氧化层的击穿特性降低，相关击穿电荷减少，甚至由时间相关介质击穿(Time Dependent Dielectric Breakdown，TDDB)引起了可靠性降低。
研究表明，这种现象这要由以下两个原因造成：
1、STI边缘处的晶向与STI其他位置，特别是STI平坦区的不同，以及STI的边缘压力造成在生长栅氧化物时，STI边缘的栅氧化物的生长速度比STI平坦区慢。
2、过深的STI的边缘凹陷使得STI的边缘暴露很多，因而加剧该现象的发生。
发明内容
本发明的目的在于克服上述问题，提供一种通过改善STI边缘缺陷的深度，提高栅氧化层的性能的形成晶片的方法。
本发明提供一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法，包括以下步骤：
步骤1，提供一具有半导体衬底的晶片，该半导体衬底上方至少具有依次沉积的阻挡氧化层和氮化物层；
步骤2，蚀刻形成浅沟槽绝缘结构，并对该浅沟槽绝缘结构进行填充，形成填充氧化层；
步骤3，对该晶片进行化学机械剖光，平整填充氧化层；
步骤4，去除氮化物层，并沉积第三氧化层；
步骤5，沉积一层多晶体，而后利用干蚀刻的方式去除表面的多晶体；
步骤6，在半导体衬底中植入离子形成阱区。
步骤4中的第三氧化层是活性碳纤维氧化层。
其中，执行上述步骤5中之前，在浅沟槽绝缘结构的顶部边缘具有弯曲的凹陷部，步骤5中的蚀刻时间能够去除不包括该凹陷部中填充的多晶体的表面多晶体。
其中，还包括再利用光阻进行蚀刻并利用酸液去除剩余光阻的步骤。
其中，还包括对晶片进行氧化形成栅氧化层GOX3的步骤。
其中，该栅氧化层的厚度大于120A。
其中，步骤1中，还包括在该半导体衬底上涂覆图案化的光阻，定义蚀刻的步骤。
其中，所述多晶体为多晶硅。
与现有技术相比，本发明通过改善STI边缘缺陷的深度，减少了STI边缘的漏出程度，避免了栅氧化层在STI边缘处的厚度薄的现象，提高了所制成的晶片的性能。
附图说明
图1是现有技术中的具有边缘凹陷的STI的显微镜照片；
图2是现有技术中的具有边缘凹陷的STI的示意图；
图3是本发明一较佳实施例的在边缘凹陷中填充有多晶体的示意图；
图4是本发明一较佳实施例的形成栅氧化层后的STI的示意图。
具体实施方式
下面结合附图和具体实施例，对本发明所述的一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法作进一步的详细说明。
本发明一较佳实施例的通过改善浅沟槽绝缘结构的边缘形成晶片的方法包括以下步骤：
步骤1，提供一具有半导体衬底sub1的晶片，该半导体衬底sub1上方至少具有依次沉积的阻挡氧化层和氮化物层，例如氮化硅层，当然，该半导体衬底sub中还可以具有其他需要的层，其中该半导体衬底sub1的制造过程还可以包括该半导体衬底上涂覆图案化的光阻并进行蚀刻，从而定义隔离区与有源区的步骤，以及其他任意合适并需要的步骤，不限于此，只要是能够得到所需的结构即可，该半导体衬底可包括所有适用于IC制造的衬底，如P type wafer，EPI wafer，Anneal wafer等。
步骤2，在该半导体衬底sub1上涂覆图案化的光阻并进行蚀刻，定义隔离区与有源区，再通过蚀刻形成浅沟槽绝缘结构STI2，并对该浅沟槽绝缘结构2进行填充，填充料为绝缘材料，例如氧化物，氧化硅等，形成填充氧化层2；
步骤3，对该涂覆有相关层的晶片进行化学机械剖光，剖光浅沟槽绝缘结构的填充部分，平整填充氧化层；
步骤4，去除氮化物层，并沉积第三氧化层，例如是活性碳纤维氧化层，此时，经常会出现如图2所示的出现STI边缘凹陷的问题，凹陷处为向氮化物层内弯曲的凹处，当然，半导体衬底sub1上方的层并未完全表示，仅示意性表示；
步骤5，在沉积有多层材料的晶片的上方沉积一层多晶体，例如多晶硅，此时，在第三氧化层的整个表面可以都沉积有多晶体，而在STI边缘的凹陷处也沉积了多晶体，而后利用干蚀刻的方式，去除表面的多晶体，其中，蚀刻时间已进行设置，使该蚀刻能够去除晶片上的不包括该凹陷部中填充的多晶体的全部表面多晶体，此处的蚀刻时间跟浅沟凹陷部的深度，多晶体的厚度都有关，要根据具体的制程决定。从图3中可以看出，在STI2的凹陷处，仍沉积有部分多晶体，该多晶体的作用是阻止后续过程中的各种酸对凹陷处的进一步侵蚀，特别是在沉积光阻和去除光阻过程中，使用酸液进行清洗和生长栅氧化物之前的DHF清洗，容易造成该凹陷处扩大。
步骤6，在半导体衬底中植入离子形成阱区，该阱区可以在STI2附近形成，也可以在其他合适的区域形成。植入的离子可以是N离子或P离子。
步骤7，再在晶片上涂覆一层光阻，图案化该光阻，利用光阻进行蚀刻并利用酸液去除剩余光阻。
步骤8，通过炉管，在晶片表面形成栅氧化层GOX3，栅氧化层GOX3可以是在晶片上生长氧化物，形成上述栅氧化层的同时，沉积在凹陷中的多晶体被氧化成氧化物，不会变成缺陷，而是进一步填平凹陷，其中该栅氧化层GOX3的厚度可以是大于120A，如图4所示。
以上所述仅为本发明的较佳实施例，并非用来限定本发明的实施范围；如果不脱离本发明的精神和范围，对本发明进行修改或者等同替换的，均应涵盖在本发明的权利要求的保护范围当中。
Claims (8)
1.一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法，其特征在于包括以下步骤：
步骤1，提供一具有半导体衬底的晶片，该半导体衬底上方至少具有依次沉积的阻挡氧化层和氮化物层；
步骤2，蚀刻形成浅沟槽绝缘结构，并对该浅沟槽绝缘结构进行填充，形成填充氧化层；
步骤3，对该晶片进行化学机械剖光，平整填充氧化层；
步骤4，去除氮化物层，并沉积第三氧化层；
步骤5，沉积一层多晶体，而后利用干蚀刻的方式去除表面的多晶体；
步骤6，在半导体衬底中植入离子形成阱区。
2.根据权利要求1所述的一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法，其特征在于步骤4中的第三氧化层是活性碳纤维氧化层。
3.根据权利要求1所述的一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法，其特征在于执行上述步骤5中之前，在浅沟槽绝缘结构的顶部边缘具有弯曲的凹陷部，步骤5中干蚀刻的蚀刻时间是能够去除不包括该凹陷部中填充的多晶体的表面多晶体。
4.根据权利要求3所述的一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法，其特征在于还包括再利用光阻进行蚀刻并利用酸液去除剩余光阻的步骤。
5.根据权利要求1所述的一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法，其特征在于还包括对晶片进行氧化形成栅氧化层的步骤。
6.根据权利要求5所述的一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法，其特征在于该栅氧化层的厚度大于120A。
7.根据权利要求1所述的一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法，其特征在于步骤1中，还包括在该半导体衬底上涂覆图案化的光阻，定义蚀刻的步骤。
8.根据权利要求1所述的一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法，其特征在于所述多晶体为多晶硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200910133903A CN101859725B (zh) | 2009-04-07 | 2009-04-07 | 一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200910133903A CN101859725B (zh) | 2009-04-07 | 2009-04-07 | 一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101859725A true CN101859725A (zh) | 2010-10-13 |
| CN101859725B CN101859725B (zh) | 2012-09-19 |
Family
ID=42945523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200910133903A Active CN101859725B (zh) | 2009-04-07 | 2009-04-07 | 一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101859725B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102358613A (zh) * | 2011-10-12 | 2012-02-22 | 中国电子科技集团公司第二十四研究所 | 一种mems拱形结构的制造方法 |
| CN103117216A (zh) * | 2011-11-17 | 2013-05-22 | 中芯国际集成电路制造(上海)有限公司 | 避免浅沟槽隔离结构产生缺角的半导体器件的制作方法 |
| CN104167384A (zh) * | 2014-09-02 | 2014-11-26 | 上海华力微电子有限公司 | 消除浅沟槽隔离凹坑的方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781189B2 (en) * | 2002-01-22 | 2004-08-24 | Micron Technology, Inc. | Floating gate transistor with STI |
| CN101127319A (zh) * | 2006-08-15 | 2008-02-20 | 上海华虹Nec电子有限公司 | 减小sti边缘漏电的方法 |
| CN100539069C (zh) * | 2007-05-23 | 2009-09-09 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离的制造方法 |
-
2009
- 2009-04-07 CN CN200910133903A patent/CN101859725B/zh active Active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102358613A (zh) * | 2011-10-12 | 2012-02-22 | 中国电子科技集团公司第二十四研究所 | 一种mems拱形结构的制造方法 |
| CN103117216A (zh) * | 2011-11-17 | 2013-05-22 | 中芯国际集成电路制造(上海)有限公司 | 避免浅沟槽隔离结构产生缺角的半导体器件的制作方法 |
| CN103117216B (zh) * | 2011-11-17 | 2015-08-05 | 中芯国际集成电路制造(上海)有限公司 | 避免浅沟槽隔离结构产生缺角的半导体器件的制作方法 |
| CN104167384A (zh) * | 2014-09-02 | 2014-11-26 | 上海华力微电子有限公司 | 消除浅沟槽隔离凹坑的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101859725B (zh) | 2012-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI255012B (en) | Method of manufacturing a flash memory cell | |
| US20060252228A1 (en) | Shallow trench isolation structure having reduced dislocation density | |
| CN104538363B (zh) | Sonos闪存存储器的结构及制造方法 | |
| CN108389831A (zh) | 层间介质层的填充方法 | |
| KR20030013122A (ko) | 반도체 소자 및 그 제조방법 | |
| CN101859725B (zh) | 一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法 | |
| US7407871B2 (en) | Method for passivation of plasma etch defects in DRAM devices | |
| US7566924B2 (en) | Semiconductor device with gate spacer of positive slope and fabrication method thereof | |
| CN101740510B (zh) | 形成厚度均匀的栅氧化层的方法 | |
| CN102543702B (zh) | 金属栅极的形成方法 | |
| US6921705B2 (en) | Method for forming isolation layer of semiconductor device | |
| CN102054672A (zh) | 在表面起伏的衬底上形成小尺寸图形的工艺方法 | |
| KR101077014B1 (ko) | 반도체 소자의 소자분리막 제조방법 | |
| CN101740386B (zh) | 闪存存储器的制作方法 | |
| KR100889550B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100728649B1 (ko) | 반도체소자의 소자분리막 제조방법 | |
| KR100321174B1 (ko) | 반도체장치의 소자분리막 형성방법 | |
| US20100264478A1 (en) | Method to reduce trench capacitor leakage for random access memory device | |
| CN110047750B (zh) | 一种防止ono刻蚀造成衬底损伤的方法 | |
| CN101399203A (zh) | 金属硅化物薄膜的制备方法 | |
| KR100955924B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| KR100505427B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100505452B1 (ko) | 반도체 소자의 캐패시터 형성 방법 | |
| US7282417B1 (en) | Ion doping method to form source and drain | |
| KR100984858B1 (ko) | 반도체 소자의 소자분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: 215123 333 Xinghua street, Suzhou Industrial Park, Jiangsu Patentee after: Warship chip manufacturing (Suzhou) Limited by Share Ltd Address before: 215025 Xinghua street, Suzhou Industrial Park, Suzhou, Jiangsu 333 Patentee before: Hejian Technology (Suzhou) Co., Ltd. |
|
| CP03 | Change of name, title or address |