KR20150052390A - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20150052390A
KR20150052390A KR1020130132769A KR20130132769A KR20150052390A KR 20150052390 A KR20150052390 A KR 20150052390A KR 1020130132769 A KR1020130132769 A KR 1020130132769A KR 20130132769 A KR20130132769 A KR 20130132769A KR 20150052390 A KR20150052390 A KR 20150052390A
Authority
KR
South Korea
Prior art keywords
region
trench
counter
semiconductor device
substrate
Prior art date
Application number
KR1020130132769A
Other languages
English (en)
Other versions
KR102046663B1 (ko
Inventor
이용원
김경욱
황대원
한진우
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020130132769A priority Critical patent/KR102046663B1/ko
Priority to US14/314,418 priority patent/US10269988B2/en
Priority to CN201410366838.2A priority patent/CN104617141B/zh
Publication of KR20150052390A publication Critical patent/KR20150052390A/ko
Priority to US16/292,455 priority patent/US11056595B2/en
Application granted granted Critical
Publication of KR102046663B1 publication Critical patent/KR102046663B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H01L29/782—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Abstract

본 발명은 카운터 도핑을 이용하여 항복 전압이 개선된 쇼트키 장벽 다이오드가 내장된 반도체 소자 및 그 제조방법에 관한 것이다. 종래 쇼트키 장벽 다이오드가 내장된 반도체 소자의 경우 고농도로 도핑된 에피를 사용할 경우, 항복(Breakdown) 특성에 제한을 받아 왔다. 이 문제점을 해결하기 위해 본 발명은 쇼트키 장벽 다이오드(SBD)가 형성될 모스펫 활성 영역에 국부적인 P 카운터 도핑을 통하여 에피층의 N 농도를 감소시키고, 그 영역의 불순물 농도를 낮춰 항복 전압을 개선해 줌으로써, 쇼트키 장벽 다이오드를 포함한 반도체 소자의 특성이 개선된 쇼트키 장벽 다이오드가 내장된 반도체 소자 및 그 제조방법을 개시한다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 쇼트키 장벽 다이오드가 형성될 영역에 미리 카운터 도핑을 수행하여 활성영역의 도핑 농도를 감소시킴으로써 항복 전압을 향상시키도록 제조된 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 전력 소자의 스위칭 속도를 증가시키고 전력 소비를 감소시키기 위해서는 on-저항과 게이트 정전용량을 감소 시키는 것이 바람직하다. 이를 위해, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 반도체 전력 소자에 쇼트키 장벽 다이오드(Schottky Barrier Diode, SBD)를 집적 시키는 방법이 적용되어 왔다.
다수 캐리어의 드리프트 전류를 이용하는 SBD가 내장된 모스펫의 경우, 소수 캐리어 주입으로 인한 전하 축적에 의한 시간 지연이 없어 고속 스위칭이 가능한 특징이 있으며, 스위칭 주파수가 올라갈수록 효율이 개선되는 장점이 있다.
하지만, SBD는 최대 역전압이 낮으며, 역방향 누설전류가 크다는 단점이 있다. 또한, 이러한 SBD가 내장된 반도체 소자의 경우, 베리어 메탈(Barrier Metal) 및 에피 비저항에 의해 쇼트키 장벽 다이오드의 항복 전압(Breakdown voltage, BV)이 결정된다. 따라서, SBD가 내장된 반도체 소자의 경우, 높은 저항률의 고농도 에피를 사용할 경우, 모스펫의 드리프트(drift) 영역의 저항 증가로 on-저항(RDS(ON))성능에 제한을 받게 된다.
도 1은 일반적인 모스펫(B) 및 종래의 쇼트키 장벽 다이오드(A)가 내장된 반도체 소자의 에피 비저항에 따른 항복 전압 변화 값을 나타내는 그래프이다. 도 1에 도시된 바와 같이, 동일한 에피 비저항 값에서 모스펫(B)보다 낮은 항복 전압 값을 갖는 것을 알 수 있다.
기존에는 상기와 같은 문제점을 해결하기 위해, Guard Ring 또는 트렌치 전계판을 적용하여 전기장 과밀 현상을 최소화했다.
그러나 기존의 이러한 항복 전압 개선 방법은 SBD가 내장된 반도체 소자의 스위칭 특성에 한계가 있었다. 반도체 소자의 기판상 표면의 전기장 분포 특성이 이론적 목표치와는 큰 차이를 보였기 때문이다. 이로인해 SBD가 내장된 모스펫의 새로운 항복 전압 개선 방법이 요구되어져 왔다.
이에 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 활성 영역의 도핑농도를 감소시키는 방안을 이용하여, 종래의 쇼트키 장벽 다이오드를 내장한 반도체 소자에 비해 항복 전압이 향상되도록 한 반도체 소자 및 그 제조방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따르면, 제 1 도전형에 의해 형성된 기판; 상기 기판 표면에 제 2 도전형에 의해 형성된 카운터 도핑 영역; 및 쇼트키 장벽 다이오드(schottky barrier diode, SBD) 내에 상기 카운터 도핑 영역을 포함하는 반도체 소자를 제공한다. 상세하게는 상기 제 1 도전형과 상기 제 2 도전형은 서로 다른 성질의 반대 타입인 것을 특징으로 하는 반도체 소자이다.
본 발명에서, 상기 카운터 도핑 영역은 상기 기판 표면의 도핑 농도를 감소시키는 반도체 소자이다. 상기 카운터 도핑 영역은 바람직하게는 상기 SBD 영역에 국부적으로 형성된 반도체 소자이다.
상기 카운터 도핑 영역은 상기 기판에만 형성되는 제 1 영역; 웰 영역에만 형성되는 제 2 영역; 바디 영역에 형성된 제 3 영역;을 포함하고 상기 제 1 영역 내지 제 3 영역의 제 2 도전형의 도핑 농도를 달리하는 쇼트키 장벽 다이오드가 내장된 반도체 소자를 제공한다. 바람직하게는, 상기 제 3 영역의 상기 제 2 도전형의 도핑 농도는 제 2 영역 보다 크고, 상기 제 2 영역의 제 2 도전형의 도핑 농도는 제 1 영역보다 큰 것으로 특징으로 한다.
본 발명은 또한 제 1 도전형에 의해 형성된 기판; 상기 기판 표면에 제 2 도전형에 의해 형성된 카운터 도핑 영역; 쇼트키 장벽 다이오드 영역 주변에 형성된 트렌치; 및 상기 쇼트키 장벽 다이오드 내에 상기 카운터 도핑 영역을 포함하는 반도체 소자를 제공한다.
구체적으로 상기 트렌치는 쇼트키 장벽 다이오드 영역에 인접한 제 1 트렌치; 및 상기 제 1 트렌치와 일정 거리가 이격되어 형성되는 제 2 트렌치를 포함하고, 상기 제 1 트렌치는 상기 제 2 트렌치의 깊이보다 깊게 형성되는 것을 특징으로 하는 반도체 소자이다.
바람직하게는 상기 반도체 소자는 상기 트렌치와 인접하여 형성된 상기 제2 도전형의 바디 영역; 및 상기 제 2 도전형인 복수의 웰 영역을 포함하는 것을 특징으로 한다. 더욱 바람직하게는 상기 바디 영역은 상기 웰 영역보다 깊지 않고, 상기 복수의 웰 영역은 상기 트렌치보다 깊지 않은 깊이를 가지는 것을 특징으로 하는 반도체 소자이다.
본 발명의 또 다른 특징에 따르면, 제 1 도전형으로 기판을 형성하는 단계; 상기 기판 영역에 제 2 도전형으로 카운터 도핑 영역을 형성하는 단계; 상기 기판 영역에 트렌치를 형성하는 단계; 및 상기 카운터 도핑 영역은 SBD 영역 내에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다. 또한, 상기 카운터 도핑 영역을 형성하는 단계는 상기 트렌치를 형성하는 단계 후에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
상세하게는 상기 반도체 소자 제조방법은 상기 트렌치와 인접하여 제 2 도전형의 바디 영역을 형성하는 단계; 및 상기 제 2 도전형의 하나 이상의 웰 영역을 형성하는 단계;를 포함한다. 더욱 상세하게는 상기 바디 영역은 상기 웰 영역보다 깊지 않은 깊이를 가지며, 상기 웰 영역은 상기 트렌치보다 깊지 않은 깊이를 가지는 반도체 소자의 제조방법을 제공한다.
상기 카운터 도핑 영역은 상기 기판 표면의 도핑 농도를 감소시키는 쇼트키 장벽 다이오드가 내장된 반도체 소자의 제조방법이다. 또한, 상기 카운터 도핑 영역 형성단계는 SBD 마스크를 이용하여 SBD 영역에만 국부적으로 카운터 도핑하는 것을 특징으로하는 반도체 소자 제조방법을 제공하는 것을 기본으로 하나, 반드시 이에 한정되는 것은 아니다.
바람직하게는 상기 SBD 영역의 컨택 형성을 위해 에칭하는 단계; 상기 컨택 영역에 금속화(metallization)를 시키는 단계;를 포함하는 반도체 소자 제조방법을 제공한다. 더욱 바람직하게는 상기 에칭하는 단계는 습각 에칭(wet etching)하는 것을 특징으로 한다.
이와 같은 본 발명의 쇼트키 장벽 다이오드(SBD)가 내장된 반도체 소자 및 그 제조방법에 따르면 다음과 같은 효과가 있다.
본 발명은 layout의 변화 없이 쇼트키 장벽 다이오드가 형성될 SBD의 활성 영역에 국부적으로 카운터 도핑을 함으로써, 그 영역의 도핑 농도를 낮춰 높은 항복 전압을 구현할 수 있는 반도체 소자 및 그 제조방법을 제공할 수 있다.
특히, 본 발명은 모스펫 내 쇼트키 장벽 다이오드 영역의 에피 도핑 농도만을 선택적으로 감소시켜 높은 항복 전압을 구현할 수 있다. 즉, layout 변화 시 드는 반도체 소자 제조비용 및 시간을 단축시키는 효과도 있다.
도 1은 종래의 모스펫(MOSFET) 및 SBD의 에피 비저항에 따른 항복 전압(BV) 값을 나타내는 그래프
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 평면도
도 3은 도 2의 반도체 소자 평면도 상의 A-A'를 확대한 반도체 소자의 단면도
도 4는 본 발명의 일 실시 예에 따른 반도체 소자의 단면도
도 5 내지 도 14는 본 발명의 바람직한 실시 예에 따른 쇼트키 장벽 다이오드가 내장된 반도체 소자의 제조방법을 설명하기 위한 공정 단면도
도 15a 및 도 15b는 카운터 도핑 유무에 따른 SBD가 내장된 반도체 소자의 도핑 농도 변화를 나타내는 도면
도 16a 및 도 16b는 카운터 도핑 유무에 따른 SBD가 내장된 반도체 소자의 도핑 농도 변화를 나타내는 그래프
도 17a 및 도 17b는 카운터 도핑 유무에 따른 SBD가 내장된 반도체 소자의 전계 분포를 나타내는 도면
이하, 본 발명의 이해를 돕기 위해 바람직한 실시 예를 제시한다. 그러나 하기의 실시 예는 본 발명을 더욱 쉽게 이해하기 위하여 제공되는 것일 뿐, 실시 예에 의하여 본 발명의 내용이 한정되는 것은 아니다.
본 발명의 실시 예는 반도체 소자의 기판에 형성된 쇼트키 장벽 다이오드(SBD) 영역에 카운터 도핑을 실시하여 그 반도체 소자의 항복 전압을 개선 시키는 것을 특징으로 한다.
이하 본 발명에 의한 반도체 소자 및 그 제조방법의 실시 예를 도 5 내지 도 14를 참조하여 상세하게 설명하기로 한다. 그리고 이하 본 발명의 실시 예에 따른 제조방법은 수직형 트렌치 N모스펫(NMOSFET) 소자를 예로 든다.
도 2는 본 발명에 따른 반도체 소자의 평면도로, 칩 내에 SBD 영역과 MOSFET 활성영역이 도시된 바와 같이 구성되어 있다. 도 2에는 칩의 상단에 SBD 영역이 형성되어 있으나, SBD 영역의 위치는 이에 한정되는 것은 아니다. 도 3은 도 2에 도시된 반도체 소자의 A-A' 단면을 확대한 단면도이다. MOSFET 활성영역은 다수의 트렌치로 구성 되어 있으며, 그 외 영역은 SBD 영역으로 MOSFET 활성영역의 최외각 트렌치를 사이에 두고 형성 되어 있다.
도 4는 본 발명의 바람직한 일 실시 예에 따른 반도체 소자를 보인 단면도이다.
도 4에 도시된 바와 같이 본 발명의 반도체 소자는 SBD가 내장된 반도체 소자로, 제 1 도전형에 의해 형성된 에피 기판(100)을 가진다. 구체적으로 제 1 도전형은 N-타입인 것을 특징으로 한다. 그리고 상기 N-타입 에피 기판(100)의 표면에 도핑 영역이 형성된다. 이 도핑 영역은 후술하는 쇼트키 장벽 다이오드(SBD)가 형성될 영역에 미리 상기 기판(100)과 서로 다른 타입의 제 2 도전형으로 도핑한 카운터 도핑 영역(102)을 말한다. 이처럼 SBD 영역이 형성될 영역에 카운터 도핑으로 카운터 도핑 영역(102)을 형성하면, 기판(100)의 도핑 농도를 감소시켜 N-타입 에피의 표면저항이 높아지며, 항복 전압을 향상시킬 수 있게 된다.
상기 카운터 도핑 영역(102)은 도시된 바와 같이, SBD 영역 내에 국부적으로 형성된다.
이러한 상기 카운터 도핑 영역은(102)은 제 1 내지 제 3 영역(102a, 102b, 102c)을 포함한다. 상기 제 1 내지 제 3 영역(102a, 102b, 102c)은 도핑 농도의 차이가 난다. 이에 대해서는 아래에서 설명하는 제조공정을 통해 상세하게 설명한다.
상기 MOSFET 활성 영역에 다수의 트렌치(104)가 형성된다. 상세하게는 SBD 영역과 인접하여 터미네이션 트렌치(104a, 이하 제 1 트렌치)가 형성되며, 이외 영역에서는 제 2 트렌치(104b)가 형성된다.
반도체 소자에는 상기 트렌치(104)와 인접하여 도핑되는 바디 영역(110)과 SBD 영역 내에서 상기 바디 영역(110)보다 더 넓은 범위로 도핑되는 웰 영역(112, 112')이 형성된다.
상세하게는 상기 웰 영역(112, 112')은 SBD 영역 내에 형성되는 것을 특징으로 한다. 상기 제 1 트렌치(104a)와 인접하여 위치한 웰을 제 2 웰 영역(112'), 그리고 그 외 웰을 제 1 웰 영역(112)이라 명칭하며, 상기 제 1 웰 영역(112)과 제 2 웰 영역(112')은 일정 거리가 이격되어 형성된다. 도 4에는 제 1 웰 영역(112)이 하나만 존재하나, 반드시 이에 한정되지 않으며 그 이상 존재할 수 있다..
상기 트렌치(104) 내에는 상부폴리(108), 하부폴리(106), 산화층(107)으로 이루어진 스프릿 폴리(split poly)가 형성된다. 그러나, 상기 트렌치(104)는 스프릿 폴리로 구성되는 것에 한정되지 않으며, 단일 폴리로 형성될 수 있다.
그리고 기판의 전면적에 대해 베리어 메탈(118)이 형성된다.
이어서, 상기와 같이 구성되는 반도체 소자의 제조 공정에 대해 도 5 내지 도 14를 참조하여 설명하기로 한다.
도 5에는 활성영역에 카운터 도핑(102)이 일어난 반도체 소자의 단면도가 도시되어 있다. 즉, LOCOS 공정이 완료된 상태에서 본 발명의 실시 예는 개시된다.
도 5와 같이 N도전형으로 도핑된 N-타입 에피 기판(100)이 마련된다. 그리고 상기 N-타입 에피 기판(100)의 상면 일부 영역에는 P도전형로 도핑된 카운터 도핑 영역(102)이 형성된다. 카운터 도핑(counter doping)이란, 반도체 소자 제조에 있어서 전기적 특성을 조절하기 위해 의도적으로 불순물을 도핑하는 것으로, 불순물은 반도체의 종류에 따라 달라진다.
본 발명의 실시 예는 에피층의 N도전형의 표면 농도를 감소시키기 위해 P도전형 카운터 도핑 과정을 이용하여 SBD 영역의 도핑 농도를 감소시키는 것을 특징으로 한다. 본 발명의 실시 예에서 P도전형은 BF2가 사용된다. 여기서 카운터 도핑 영역(102)은 SBD 영역이 형성될 영역 내에 형성된다. 즉, 카운터 도핑을 수행할 경우, 실질적으로 SBD 영역이 형성될 영역을 확인한 후, SBD 마스크를 이용하여 카운터 도핑 영역(102)을 형성하게 된다. 이처럼 SBD 영역의 일부에만 카운터 도핑을 하는 것은, 기판의 전면적에 대해 도핑을 할 경우에는 반도체 소자의 전체적 특성이 저하될 수 있기 때문이다.
상기와 같이 SBD 영역을 포함하는 일부 영역에만 카운터 도핑 영역(102)을 형성하여 기판의 N도전형의 도핑 농도를 감소시키고, N-타입 에피 표면 저항을 높여 항복전압을 향상시킬 수 있다.
다음으로 MOSFET 영역에 하나 이상의 트렌치(104a, 104b)를 형성한다. 트렌치(104)가 형성된 예는 도 6에 도시되어 있다. 도 6을 보면, 트렌치(104)는 상기 N-타입 에피 기판(100)의 표면에서부터 소정 깊이로 에칭되어 형성되고 있으며, 제 1 트렌치(104a)와 제 2 트렌치(104b)는 서로 일정 거리 이격되어 있다. 특히, 카운터 도핑 영역(102)과 인접한 터미네이션 트렌치, 즉, 제 1 트렌치(104a)가 제 2 트렌치(104b) 보다 더 깊게 형성되어 있다. 바람직하게는 제 1 트렌치(104a)의 길이는 제 2 트렌치(104b)의 길이와 같거나 더 길 수 있다. 또한, 제 1 트렌치(104a)의 너비는 제 2 트렌치(104b)의 너비보다 같거나 더 클 수 있다. 제 1 트렌치(104a)의 길이가 짧아질 경우, 안정적인 내압을 유지할 수 없어 제 2 트렌치(104b)의 길이보다 길게 해 주는 것이 더욱 바람직하다. 한편, 상기 트렌치(104)는 상·하부 폴리(108, 106)로 구분된 단차가 형성된 형상이나, 이에 한정되지 않으며 단일 폴리로 형성할 수 있다.
여기서, 본 발명의 실시 예는 카운터 도핑 영역(102)을 먼저 형성한 후 트렌치(104)를 형성하고 있으나, 반드시 이러한 순서대로 하지 않아도 된다. 즉, 도 6의 트렌치(104)를 먼저 형성하고 카운터 도핑 영역(102)을 형성하여도 상관 없다.
상기 트렌치(104)는 도 7에 도시된 바와 같이, 트렌치(104) 영역 내부의 스프릿 폴리(split poly) 중 하부 폴리(106)를 먼저 형성한다. 바람직하게는 상기 하부 폴리(106)는 소스 폴리(source poly)인 것을 특징으로 한다.
도 7과 같이 트렌치의 하부 영역에 하부 폴리(106)가 형성된 다음에 트렌치 내면에 산화층(107)을 형성한다. 산화층(107) 형성 후에 상기 트렌치의 상부 영역에 게이트 폴리(108)를 형성한다. 이는 도 8에 도시되어 있다.
도 9는 바디 영역(110) 형성을 위해 P 도핑을 실시한 후의 반도체 소자 단면도이다. 도 9에 도시된 바와 같이, 상기 바디 영역(110)은 SBD 영역을 일부 포함하고 MOSFET 영역에 형성된다. 상세하게는 상기 바디 영역(110)은 SBD 영역 내의 제 1 트렌치부(104a) 측면에 형성된다. 또한, MOSFET 영역 내의 상기 트렌치 영역(104)들 사이에도 형성된다. 이때 상기 바디 영역(110)의 깊이는 상기 트렌치 영역(104)의 상부 폴리(108) 영역까지이며, 서로 동일한 것을 특징으로 한다. 상기 바디 영역(110)이 상부 폴리(108) 영역 보다 길어질 경우, 채널 형성 영역의 증가에 따른 전압 증가로 반도체 소자 전체에 영향을 미치게 된다.
다음에는 웰 영역(112, 112')을 형성한다. 웰 영역(112, 112')은 기판의 SBD 영역에서 상기 바디 영역(110)과 같은 도전형으로 형성된다. 도 10에 도시된 바와 같이 상기 웰 영역(112, 112')은 상기 바디 영역(110)과 상기 카운터 도핑 영역(102)을 포함하는 제 2 웰(112')과 상기 카운터 도핑 영역(102)만을 포함하는 제 1 웰(112)로 구성된다. 도 10에는 하나의 제 1 웰(112)만이 형성되어 있으나, 바람직하게는 하나 이상의 제 1 웰(112)이 형성되는 것을 특징으로 한다.
상기 웰 영역(112, 112') 간은 소정거리만큼 서로 이격되고, 동일한 너비를 갖는 것을 특징으로 한다. 상기 웰 영역(112, 112')의 깊이는 상기 바디 영역(110) 보다는 깊게 형성되며, 경우에 따라서는 상기 바디 영역(110)과 같은 깊이로 형성될 수도 있다. 또한 상기 웰 영역(112, 112')의 깊이는 상기 제 1 트렌치(104a)의 하부 폴리(106)의 깊이보다 깊지 않게 형성되는 것을 특징으로 한다. 이는 상기 웰 영역(112, 112')이 제 1 트렌치(104a)의 하부 폴리(106)보다 길게 형성되는 경우, MOSFET이 작동되지 않기 때문이다.
도 10에서 상기 N-타입 에피 기판(100) 상의 카운터 도핑 영역(102) 중 상기 웰 영역(112, 112')을 제외한 부분을 제 1 영역(102a), 상기 웰 영역(112, 112') 내의 카운터 도핑된 영역을 제 2 영역(102b), 상기 바디 영역(110) 내부의 카운터 도핑된 영역(102)을 제 3 영역(102c)이라 한다. 제 1 영역(102a) 내지 제 3 영역(102c)의 도핑된 P도전형 농도는 서로 다른 것을 특징으로 한다. 상세하게는 제 1 영역(102a)은 N 기판상에 P 카운터 도핑이 된 부분으로, P도전형의 도핑 농도가 가장 낮다. 상기 제 2 영역(102b)은 상기 웰 영역(112, 112') 내의 카운터 도핑된 영역으로, 제 1 영역(102a)의 P도전형의 도핑 농도보다는 도핑 농도가 높다. 제 3 영역(102c)은 P로 도핑된 바디 영역에 웰 형성을 위해 P 도핑한 바, 이러한 바디 영역 내의 카운터 도핑 영역의 P도전형의 도핑 농도가 가장 높은 것을 기술적 특징으로 한다.
다음으로 상기 바디 영역(110) 중 일부에 소스 영역(116)을 형성한다. 소스 영역(116)은 상기 바디 영역(110)과 다른 도전형으로 도핑하여 형성한다. 도 11은 모스펫 영역의 소스(116) 형성을 위해 N도전형으로 도핑 한 후의 반도체 소자의 단면도이다. 상세하게는 소스 영역(16)은 상기 제 2 트렌치 부(104b) 사이의 기판 상부에 N도전형의 도핑을 통해 형성된다. 또한, 상기 소스 영역(116)이 형성되는 깊이는 상기 제 2 트렌치 부(104b)의 상부 폴리(108)보다 짧으며, 바디 영역(110)보다 얕은 것을 특징으로 한다.
도 11에 도시된 바와 같이 상기 소스 영역(116) 형성 이후, 상기 N-타입 에피 기판(100)의 상면에 절연층(117)을 형성한다.
도 12는 모스펫 영역의 컨택 메탈 (contact metal)을 형성하기 위해 상기 절연층(117)에 대해 마스크(미도시)를 이용하여 컨택 메탈이 형성될 영역이 개방되도록 패터닝한 것을 나타낸다. 도 12에 도시된 바와 같이 에칭되는 부분은 MOSFET 영역 중 트렌치(104) 영역의 상면을 제외한 부분이며, 상기 소스 영역(116)의 깊이까지 에칭하는 것을 특징으로 한다. 이러한 에칭 공정을 통해 컨택 메탈이 형성 될 영역이 개방된 상태가 된다.
그런다음, SBD 영역의 상면만을 다시 에칭한다. 바람직하게는 손상(damage)이 적은 습각 에칭(wet etching)하는 것을 특징으로 한다. 이는 도 13에 도시되어 있다. 도 13은 상기 SBD 영역의 메탈 컨택을 위해 에칭한 후의 반도체 소자의 단면도이다. 도 13에 도시된 바와 같이 에칭되는 부분은 SBD 영역 내의 상기 바디 영역(110)을 제외한 기판 상면이다. 이러한 에칭 공정을 통해 SBD 영역의 컨택 메탈이 형성 될 영역을 오픈 해 주는 것을 특징으로 한다.
도 14는 상기 마스크를 이용하여 에칭된 영역에 금속화를 통한 베리어 메탈(118) 형성 및 PAD 형성 후의 반도체 소자의 단면도이다. 상세하게는 알루미늄(Al)으로 베리어 메탈 층을 형성 시키는 것을 특징으로 한다.
본 발명은 상기 카운터 도핑 영역(102)에 의해 상기 N-타입 에피 기판(100) 표면의 농도를 감소시킨 쇼트키 장벽 다이오드가 내장된 반도체 소자를 제공한다. 상기 N-타입 에피 기판(100) 표면의 농도 감소를 통해 N-타입 에피 표면 저항을 증가시킬 수 있으며, 이로 인해 소자 전체의 항복 전압을 향상 시킬 수 있다.
이러한 카운터 도핑에 따른 반도체 소자의 항복 전압 향상은 도 15 내지 도 17를 통해 확인 할 수 있다.
도 15 및 도 16에는 카운터 도핑을 실시하지 않은 반도체 소자 및 SBD 영역에 카운터 도핑을 실시한 반도체 소자의 깊이에 따른 도핑 농도가 도시되어 있다.
도 15a는 카운터 미도핑된 반도체 소자의 도핑 농도 변화를 나타낸다. 도 15b는 카운터 도핑한 반도체 소자의 도핑 농도 변화를 나타낸다.
도 15a에서의 A는 카운터 도핑되지 않은 SBD가 내장된 반도체 소자의 웰 영역의 기판 상부에서 하부에 이르는 영역을 의미한다. 도 15a의 B는 카운터 도핑되지 않은 SBD가 내장된 반도체 소자의 기판 상부에서 하부에 이르는 영역을 의미한다. X1은 카운터 도핑되지 않은 SBD가 내장된 반도체 소자의 웰 영역의 두께를 의미한다.
도 15b에서의 A'는 상기 카운터 도핑 영역(102)을 포함하는 웰 영역(112, 112')의 기판 상부에서 하부에 이르는 영역을 의미한다. 도 15b의 B'는 상기 카운터 도핑 영역(102)만을 포함하는 기판 상부에서 하부에 이르는 영역을 의미한다. X2는 카운터 도핑된 SBD가 내장된 반도체 소자의 웰 영역의 두께를 의미한다.
도 15a, 도 15b를 보면, 카운터 도핑된 반도체 소자의 웰 영역의 두께(X2)가 카운터 미도핑된 반도체 소자의 웰 영역의 두께(X1)보다 더 두꺼운 것을 알 수 있다. 이는 카운터 도핑과 같은 도전형으로 웰 영역을 형성하기 때문이다.
도 16a 및 도 16b는 도 15a 및 도 15b에 도시된 A, A', B, B'에 따른 도핑 농도를 나타내는 그래프이다. 상세하게는 도 16b는 도 16a의 점선으로 도시된 부분을 확대한 그래프를 나타낸다.
도 16a, 도 16b의 그래프의 X축은 기판 표면에서부터의 깊이를 의미하고 Y축은 도핑 농도를 의미한다. 우선, 그래프 상의 웰 영역의 도핑 농도(A, A')는 카운터 도핑을 한 경우(A'), 카운터 도핑을 하지 않은 경우(A)보다 더 깊은 깊이에서 더 작은 N도전형의 도핑 농도 피크 값을 나타내는 것을 알 수 있다. 이 결과는 도 15a, 도 15b의 X1, X2두께 차이와 일치한다.
또한, 카운터 도핑하지 않은 기판 상의 도핑 농도(B)는 기판 표면으로부터 깊이에 따라 일정한 것을 확인 할 수 있는 반면, 카운터 도핑을 한 경우(B'), 기판 표면에서 더 작은 도핑 농도를 나타내고 있다.
이를 통해 본 발명의 실시 예에 따라 SBD 영역에 국부적으로 카운터 도핑된 소자는 카운터 도핑을 통해, 최종적으로 기판 표면의 N도전형의 도핑 농도를 감소시키는 것을 알 수 있다.
결국, 상기와 같이 본 발명의 실시 예에 따라 낮아진 표면의 N도전형의 도핑 농도로 인해 N-타입 에피 표면 저항값이높아지고, SBD 영역의 내압이 높아지게 된다. 이러한 결과는 도 17a 및 도 17b의 비교를 통해 확인할 수 있다. 도 17a는 카운터 도핑되지 않은 반도체 소자의 전계 분포(Electric Field distribution)를 나타내며, 도 17b는 본 발명의 실시 예에 따른 SBD 영역에 카운터 도핑한 반도체 소자의 전계 분포를 나타낸다. 구체적으로, 도 17a와 도 17b를 비교를 통해 카운터 도핑한 경우의 기판 표면의 전기장이 카운터 도핑하지 않은 경우보다 더 작아진 것을 확인할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 항복전압 값은 39.4V 이다. 이는 카운터 도핑되지 않은 반도체 소자의 항복 전압 값이 8.9V 인 것과 비교하면, 쇼트키 장벽 다이오드가 내장된 반도체 소자의 항복 전압 값이 크게 향상된 것을 알 수 있다.
100 N-타입 에피 기판 102 카운터 도핑 영역
104a, 104b 제 1 트렌치, 제 2 트렌치
108, 106 상부 폴리, 하부 폴리 107 산화층
110 바디 영역 112, 112' 웰 영역
116 소스 영역 118 베리어 메탈

Claims (19)

  1. 제 1 도전형에 의해 형성된 기판;
    상기 기판 표면에 제 2 도전형에 의해 형성된 카운터 도핑 영역; 및
    쇼트키 장벽 다이오드 내에 상기 카운터 도핑 영역을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 제 1 도전형과 상기 제 2 도전형은 서로 반대 타입을 가지는 반도체 소자.
  3. 제 1항에 있어서,
    상기 카운터 도핑 영역은 상기 기판 표면의 도핑 농도를 감소시키는 반도체 소자.
  4. 제 1항에 있어서,
    상기 카운터 도핑 영역은 상기 쇼트키 장벽 다이오드 영역 내에 국부적으로 형성되는 반도체 소자.
  5. 제 1항에 있어서,
    상기 카운터 도핑 영역은
    상기 기판에만 형성된 제 1 영역;
    웰 영역에만 형성된 제 2 영역;
    바디 영역에 형성된 제 3 영역;
    을 포함하고 상기 제 1 영역 내지 제 3 영역은 상기 제 2 도전형의 도핑 농도를 달리하는 반도체 소자.
  6. 제 5항에 있어서,
    상기 제 3 영역의 상기 제 2 도전형 도핑 농도는 제 2 영역 보다 높고, 제 2 영역의 상기 제 2 도전형의 도핑 농도는 제 1 영역보다 높은 반도체 소자.
  7. 제 1 도전형에 의해 형성된 기판;
    상기 기판 표면에 제 2 도전형에 의해 형성된 카운터 도핑 영역;
    쇼트키 장벽 다이오드 영역 주변에 형성된 트렌치; 및
    상기 쇼트키 장벽 다이오드 영역 내에 상기 카운터 도핑 영역을 포함하는 반도체 소자.
  8. 제 7항에 있어서,
    상기 트렌치는 쇼트키 장벽 다이오드 영역에 인접한 제 1 트렌치; 및
    상기 제 1 트렌치와 일정 거리가 이격되어 형성되는 제 2 트렌치를 포함하고, 상기 제 1 트렌치는 상기 제 2 트렌치의 깊이보다 깊게 형성되는 것을 특징으로 하는 반도체 소자.
  9. 상기 트렌치와 인접하여 상기 제 2 도전형인 바디 영역; 및
    상기 트렌치와 인접하여 상기 쇼트키 장벽 다이오드 영역 내에 상기 제 2 도전형인 복수의 웰 영역을 포함하는 반도체 소자.
  10. 제 9항에 있어서,
    상기 바디 영역은 상기 웰 영역보다 깊지 않은 깊이를 가지는 반도체 소자.
  11. 제 9항에 있어서,
    상기 복수의 웰 영역은 상기 트렌치보다 깊지 않은 깊이를 가지는 반도체 소자.
  12. 제 1 도전형으로 기판을 형성하는 단계;
    상기 기판 영역에 제 2 도전형으로 카운터 도핑 영역을 형성하는 단계;
    상기 기판 영역에 트렌치를 형성하는 단계; 및
    상기 카운터 도핑 영역은 쇼트키 장벽 다이오드 영역 내에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12항에 있어서,
    상기 카운터 도핑 영역을 형성하는 단계는 상기 트렌치를 형성하는 단계 후에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 12항 또는 제 13항에 있어서,
    상기 트렌치와 인접하여 상기 제 2 도전형의 바디 영역을 형성하는 단계; 및
    상기 트렌치와 인접하여 상기 쇼트키 장벽 다이오드 영역 내에 상기 제 2 도전형의 하나 이상의 웰 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
  15. 제 14항에 있어서,
    상기 바디 영역은 상기 웰 영역보다 깊지 않은 깊이를 가지며, 상기 웰 영역은 상기 트렌치보다 깊지 않은 깊이를 가지는 반도체 소자의 제조방법.
  16. 제 12항 또는 제 13항에 있어서,
    상기 카운터 도핑 영역은 상기 기판 표면의 도핑농도를 감소시키는 반도체 소자의 제조방법.
  17. 제 12항 또는 제 13항에 있어서,
    상기 카운터 도핑 영역 형성단계는 쇼트키 장벽 다이오드 마스크를 이용하여 상기 쇼트키 장벽 다이오드 영역에만 국부적으로 카운터 도핑하는 것을 특징으로 하는 반도체 소자 제조방법.
  18. 상기 쇼트키 장벽 다이오드 영역의 컨택 형성을 위해 에칭하는 단계;
    상기 컨택 영역에 금속화(metallization)를 시키는 단계;
    를 포함하는 반도체 소자 제조방법.
  19. 제 18항에 있어서,
    상기 에칭은 습각 에칭(wet etching)인 것을 특징으로 하는 반도체 소자 제조방법.
KR1020130132769A 2013-11-04 2013-11-04 반도체 소자 및 그 제조방법 KR102046663B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020130132769A KR102046663B1 (ko) 2013-11-04 2013-11-04 반도체 소자 및 그 제조방법
US14/314,418 US10269988B2 (en) 2013-11-04 2014-06-25 Semiconductor device and manufacturing method thereof
CN201410366838.2A CN104617141B (zh) 2013-11-04 2014-07-29 半导体器件及其制造方法
US16/292,455 US11056595B2 (en) 2013-11-04 2019-03-05 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130132769A KR102046663B1 (ko) 2013-11-04 2013-11-04 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20150052390A true KR20150052390A (ko) 2015-05-14
KR102046663B1 KR102046663B1 (ko) 2019-11-20

Family

ID=53006422

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130132769A KR102046663B1 (ko) 2013-11-04 2013-11-04 반도체 소자 및 그 제조방법

Country Status (3)

Country Link
US (2) US10269988B2 (ko)
KR (1) KR102046663B1 (ko)
CN (1) CN104617141B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI743818B (zh) * 2020-06-02 2021-10-21 台灣半導體股份有限公司 具有多保護環結構之蕭特基二極體
CN113299767B (zh) * 2021-05-21 2022-04-08 江苏东海半导体股份有限公司 一种沟槽型肖特基器件及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120098058A1 (en) * 2010-10-22 2012-04-26 Lei Zhang Semiconductor Device and Associated Fabrication Method

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3588257B2 (ja) * 1998-07-21 2004-11-10 三洋電機株式会社 ショットキーバリアダイオード
US6433396B1 (en) * 1999-10-05 2002-08-13 International Rectifier Corporation Trench MOSFET with integrated schottky device and process for its manufacture
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6987305B2 (en) * 2003-08-04 2006-01-17 International Rectifier Corporation Integrated FET and schottky device
JP4176734B2 (ja) * 2004-05-14 2008-11-05 株式会社東芝 トレンチｍｏｓｆｅｔ
US7436022B2 (en) 2005-02-11 2008-10-14 Alpha & Omega Semiconductors, Ltd. Enhancing Schottky breakdown voltage (BV) without affecting an integrated MOSFET-Schottky device layout
US7446374B2 (en) * 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US20080302799A1 (en) * 2007-06-08 2008-12-11 Silgan Containers Corporation Metal container with screw-top closure and method of making the same
TWI384625B (zh) 2008-06-30 2013-02-01 Alpha & Omega Semiconductor 提高蕭特基崩潰電壓且不影響金氧半導體-蕭特基整合裝置之裝置佈局及方法
US20100090274A1 (en) * 2008-10-10 2010-04-15 Force Mos Technology Co. Ltd. Trench mosfet with shallow trench contact
TWI382534B (zh) * 2009-05-13 2013-01-11 Anpec Electronics Corp 整合金氧半導體場效電晶體與蕭特基二極體之半導體元件及其製作方法
DE102009028240A1 (de) 2009-08-05 2011-02-10 Robert Bosch Gmbh Feldeffekttransistor mit integrierter TJBS-Diode
TWI559763B (zh) * 2009-10-01 2016-11-21 索尼半導體解決方案公司 影像取得裝置及照相機系統
US8580667B2 (en) * 2010-12-14 2013-11-12 Alpha And Omega Semiconductor Incorporated Self aligned trench MOSFET with integrated diode
US8502302B2 (en) * 2011-05-02 2013-08-06 Alpha And Omega Semiconductor Incorporated Integrating Schottky diode into power MOSFET
US8507978B2 (en) * 2011-06-16 2013-08-13 Alpha And Omega Semiconductor Incorporated Split-gate structure in trench-based silicon carbide power device
US9059329B2 (en) * 2011-08-22 2015-06-16 Monolithic Power Systems, Inc. Power device with integrated Schottky diode and method for making the same
US8610235B2 (en) * 2011-09-22 2013-12-17 Alpha And Omega Semiconductor Incorporated Trench MOSFET with integrated Schottky barrier diode
DE102011087591A1 (de) * 2011-12-01 2013-06-06 Robert Bosch Gmbh Hochspannungs-Trench-Junction-Barrier-Schottkydiode
US20130285136A1 (en) * 2012-04-25 2013-10-31 Macronix International Co., Ltd. Schottky diode with enhanced breakdown voltage
US8753935B1 (en) * 2012-12-21 2014-06-17 Alpha And Omega Semiconductor Incorporated High frequency switching MOSFETs with low output capacitance using a depletable P-shield
US9117841B2 (en) * 2013-10-07 2015-08-25 Freescale Semiconductor, Inc. Mergeable semiconductor device with improved reliability

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120098058A1 (en) * 2010-10-22 2012-04-26 Lei Zhang Semiconductor Device and Associated Fabrication Method

Also Published As

Publication number Publication date
US11056595B2 (en) 2021-07-06
US20150123235A1 (en) 2015-05-07
US20190198682A1 (en) 2019-06-27
CN104617141B (zh) 2020-11-10
KR102046663B1 (ko) 2019-11-20
CN104617141A (zh) 2015-05-13
US10269988B2 (en) 2019-04-23

Similar Documents

Publication Publication Date Title
US10804355B2 (en) Dual-gate trench IGBT with buried floating P-type shield
US8466513B2 (en) Semiconductor device with enhanced mobility and method
CN109638069B (zh) 半导体装置
US9048282B2 (en) Dual-gate trench IGBT with buried floating P-type shield
US8441046B2 (en) Topside structures for an insulated gate bipolar transistor (IGBT) device to achieve improved device performances
US20170110571A1 (en) Semiconductor device and method of manufacturing semiconductor device
US10243067B2 (en) Semiconductor device and method for manufacturing the same
JP5462020B2 (ja) 電力用半導体素子
US8704292B2 (en) Vertical capacitive depletion field effect transistor
US10686062B2 (en) Topside structures for an insulated gate bipolar transistor (IGBT) device to achieve improved device performances
JP2012169384A (ja) 炭化珪素半導体装置およびその製造方法
JP2006278826A (ja) 半導体素子及びその製造方法
CN111081779A (zh) 一种屏蔽栅沟槽式mosfet及其制造方法
KR101371495B1 (ko) 반도체 소자 및 그 제조 방법
KR101360070B1 (ko) 반도체 소자 및 그 제조 방법
US11056595B2 (en) Semiconductor device and manufacturing method thereof
CN114530504B (zh) 一种高阈值电压SiC MOSFET器件及其制造方法
CN111146285B (zh) 半导体功率晶体管及其制造方法
CN107863378B (zh) 超结mos器件及其制造方法
CN112635548A (zh) 一种沟槽mosfet器件的终端结构及制造方法
CN211017082U (zh) 一种超结型mosfet器件
TWI492277B (zh) 具有快速切換能力之溝渠式功率金氧半導體結構之製造方法
CN116417500A (zh) 一种四通道鳍型的垂直碳化硅器件及其制备方法
CN110957351A (zh) 一种超结型mosfet器件及制备方法
CN111092113A (zh) 金氧半场效应晶体管的终端区结构及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant