CN104617141B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种通过使用反向掺杂提高击穿电压的半导体器件及其制造方法，所述半导体器件包括衬底、反向掺杂区和肖特基势垒二极管(SBD)。击穿电压可以通过降低该区上杂质的浓度以及增强包括SBD的半导体器件的特性而提高。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2013年11月4日在韩国知识产权局提交的韩国专利申请第10-2013-0132769号的权益，将其全部公开内容通过引用并入本文用于所有目的。
技术领域
以下描述涉及一种半导体器件及其制造方法。半导体器件可以配置成减小有源区处的掺杂浓度并且通过对形成有肖特基势垒二极管的区域进行反向掺杂来增强击穿电压。
背景技术
为了增加半导体电器件的切换速度以及为了减小能耗，减小导通电阻和栅极电容是优选的。为了减小导通电阻和栅极电容，通常应用将肖特基势垒二极管(SBD)结合到半导体电器件(例如金属氧化物半导体场效应晶体管(MOSFET))中的方法
肖特基势垒二极管(SBD)通过金属和半导体之间的结来形成肖特基势垒。就是说，在金属和半导体之间形成这样的金属-半导体结，产生肖特基势垒。所使用的典型金属为钼、铂、铬或钨、以及某些硅化物例如钯硅化物和铂硅化物；并且半导体通常为n型硅。金属侧用作二极管的正极并且n型半导体用作二极管的负极。该肖特基势垒导致非常快的切换和低的正向压降。
就使用各种载流子的漂移电流的嵌有SBD的MOSFET而言，没有产生因为少量载流子注入的电荷积累而引起的延时，因而，快速切换可以成为可能。此外，效率随着切换频率的增加而提高。
然而，SBD在如下方面存在缺点：最大反向电压低以及反向漏电流严重。此外，就嵌有SBD的MOSFET而言，肖特基二极管的击穿电压(BV)根据势垒金属和EPI电阻率确定。因此，如果在嵌有SBD的半导体器件中使用具有低电阻率的高浓度外延层，则导通电阻(RDS(ON))可能由于MOSFET漂移区中的电阻的增加而受干扰。
图1为示出根据嵌有常规MOSFET(B)和传统肖特基势垒二极管(A)的半导体器件的EPI电阻率的击穿电压变化值的曲线的实例的图。如图1所示，应该理解的是，对于相同的EPI电阻率值，肖特基势垒二极管(A)比MOSFET(B)击穿电压更低。
通常，为了解决该问题，通过施加保护环或沟槽场板尝试使电场最小化。然而，该方法具有局限性，原因是半导体器件的衬底表面上的电场的分布特性与理论目标范围有很大不同。
发明内容
提供本发明内容来以简化的形式介绍将在具体实施方式中进一步描述的一系列概念。该发明内容并非旨在确认所要求保护的主题的关键特征或本质特征，也非旨在用于帮助确定所要求保护的主题的范围。
在一个一般性方面中，半导体器件包括：具有某一浓度的衬底；具有另一浓度的反向掺杂区；以及包括反向掺杂区的肖特基势垒二极管(SBD)。
半导体器件还可以包括与反向掺杂区接触的金属层，其中，衬底具有某种导电类型；反向掺杂区设置在衬底中；所述另一浓度低于所述某一浓度；并且SBD还包括金属层。
半导体器件还可以包括具有另一导电类型并且设置在衬底中的阱区和体区。
反向掺杂区可以包括：设置在衬底的顶部中的第一掺杂区；设置在阱区中的第二掺杂区；以及设置在体区中的第三掺杂区。
第三掺杂区可以具有比第二掺杂区的掺杂浓度更高的掺杂浓度。
半导体器件还可以包括在衬底中的具有第一深度的第一沟槽和在衬底中的具有比第一深度更低的第二深度的第二沟槽。
第一沟槽可以设置在MOSFET区和SBD区之间的边界中。
体区可以包括第一体区和第二体区，阱区可以包括第一阱区、第二阱区和第三阱区，并且第一体区可以被第一阱区或第三阱区包围。
第一沟槽可以包括顶部多晶Si层、底部多晶Si层以及设置在顶部多晶Si层与底部多晶Si层之间的绝缘层。
体区可以具有比阱区更小的深度。
半导体器件还可以包括阱区，其中阱区的深度小于第一沟槽或第二沟槽的深度。
在另一个一般性方面中，制造方法包括：形成衬底；在衬底区中形成反向掺杂区；在衬底区中形成沟槽；形成与沟槽相邻的体区；以及形成与沟槽相邻的阱区。
形成衬底可以包括形成具有某种导电类型的衬底；形成反向掺杂区可以包括形成具有另一导电类型的反向掺杂区；形成沟槽可以包括形成多个沟槽；形成体区可以包括形成具有另一导电类型的体区；以及形成阱区可以包括在肖特基二极管(SBD)区中形成具有另一导电类型的阱区。
体区可以具有比阱区的深度更小的深度，并且阱区的深度可以小于沟槽的深度。
反向掺杂区可以配置成减小衬底的顶部处的净掺杂浓度。
在另一个一般性方面中，半导体包括：具有某种导电类型的衬底；具有另一导电类型的反向掺杂区；以及与反向掺杂区接触的金属层。
半导体可以包括包含反向掺杂区和金属层的肖特基二极管(SBD)，其中衬底和反向掺杂区具有不同的浓度。
根据下面的具体实施方式、附图以及权利要求，其他特征和方面将是明显的。
附图说明
图1为示出根据常规MOSFET和SBD的EPI电阻率的击穿电压值(BV)的曲线的实例的图。
图2为示出半导体器件的实例的图。
图3为示出经放大的图2的半导体器件上线A-A'处的横截面图的实例的图。
图4为示出半导体器件的横截面图的实例的图。
图5、图6、图7、图8、图9、图10、图11、图12、图13和图14为示出嵌有肖特基势垒二极管的半导体器件的制造方法的实例的图。
图15a和图15b为示出嵌有SBD的半导体器件根据是否执行反向掺杂的掺杂浓度变化的曲线的实例的图。
图16a和图16b为示出嵌有SBD的半导体器件根据是否执行反向掺杂的掺杂浓度变化的曲线的实例的图。
图17a和图17b为示出嵌有SBD的半导体器件根据是否执行反向掺杂的电场分布的曲线的实例的图。
贯穿附图和具体实施方式，除非另有说明或设定，否则应将相同的附图标记理解为指代相同的元件、特征和结构。为了清楚、说明和方便起见，附图可能是不按比例，并且附图中的元件的相对尺寸、比例和描绘可能被放大。
具体实施方式
提供下面的具体实施方式来帮助读者获得在本文中所描述的方法、设备和/或系统的全面理解。然而，本文中所描述的系统、设备和/或方法的各种变型、修改和等同物对本领域普通技术人员而言将是明显的。所描述的处理步骤和/或操作的进程为实施例；然而，除必须以一定次序发生的步骤和/或操作之外，步骤和/或操作的顺序不限于本文中所述的顺序并且可以变为本领域所公知的顺序。此外，为了增加清晰度和简明性，可以省略本领域普通技术人员公知的功能和构造的描述。
本文中所描述的特征可以以不同方式实施，并且不应理解为限于本文中所描述的实施例。而是，提供本文中所描述的实施例使得本公开内容将是彻底和完备的，并且向本领域普通技术人员传达公开内容的全部范围。
图2为示出具有如所示配置在芯片中的SBD区和MOSFET有源区的半导体器件的实施例的图。在图2中，SBD区形成在芯片的上部处；然而，SBD区的位置不限于此。
图3为示出经放大的图2的半导体器件上线A-A'处的横截面图的实例的图。MOSFET有源区300由多个各种沟槽组成。其余区和SBD区310以如下方式设置：使得最外沟槽104a设置在MOSFET有源区300与SBD区310之间的边界中。
图4为示出半导体器件的横截面图的实例的图。
如图4所示，半导体器件嵌有SBD，并且具有第一导电类型(例如N型)的EPI衬底100。SBD包括P型阱区112和N型衬底100。
在N型衬底100的顶部中形成有掺杂区102。掺杂区涉及在其中执行毯式注入的具有与衬底100的导电类型相反的第二导电类型的反向掺杂区102。如果反向掺杂区102通过反向掺杂工艺形成，则净掺杂浓度在衬底100的顶部处与其底部相比局部降低。因此，在N型EPI的顶部中的电阻与其底部相比轻微增加，并且由此提高了击穿电压。
反向掺杂区102可以包括第一掺杂区102a、第二掺杂区102b和第三掺杂区102c各个掺杂区102a、102b和102c均具有不同的掺杂浓度。
在实施例中，在MOSFET有源区中设置有多个沟槽104(104a，104b)。第一沟槽104a设置在SBD区310与MOSFET区300之间的边界中。多个第二沟槽104b设置在MOSFET区300中。多个阱区112a、112b和112c设置在SBD区310中。第一阱区112a和第三阱区112c包围第一体区110a。第二阱区112b设置在第一阱区112a和第三阱区112c之间。阱区之间的空间称为N有源区130并且还与金属层118接触。具有金属层的N有源区130为肖特基势垒二极管(SBD)工作。
第一沟槽104a中设置有分体式(split)多晶Si并且分体式多晶Si包括顶部多晶Si108、绝缘层107和底部多晶Si 106。然而，第一沟槽104a不限于配置为分体式多晶Si而是可以形成为单一多晶Si。
另外，在衬底100的整个表面周围可以形成金属层118。
将参照附图图5至图14描述制造如上所构造的半导体器件的方法的实施例。
图5示出在其中执行有源区的反向掺杂区102的半导体器件的横截面图的实施例。也就是说，在该实施例中，完成LOCOS工艺。
如图5所示，N型EPI衬底100为起始材料。在N型EPI衬底100的顶部上形成通过P型掺杂剂执行掺杂的反向掺杂区102。氟化硼(BF2)或硼(B)可以用作反向掺杂工艺的P型掺杂剂。反向掺杂通常是指为了控制半导体器件的电特性例如浓度、电阻率等而掺杂杂质，并且杂质可以根据半导体的类型而不同。
在实施例中，通过执行P型掺杂剂的反向掺杂减小SBD区处的净掺杂浓度减小了外延层表面处的N型掺杂浓度。在这种情况下，当执行反向掺杂时，在确认随后将形成SBD的区域之后通过使用SBD掩模103形成反向掺杂区102。这是因为当在衬底的整个表面上执行掺杂的情况下在SBD区310的局部中的反向掺杂可能导致半导体器件的整体特性劣化。
可以减小衬底处的导电类型N的掺杂浓度，并且可以通过增加N型EPI表面电阻来增强击穿电压。这可以通过如上所述在包括SBD区310的局部中形成反向掺杂区102来执行。
在该实施例中，在MOSFET区300中形成一个或更多个沟槽104a、104b。图6为示出形成的第一沟槽104a的实施例的图。如所示，第一沟槽104a通过以距N型EPI衬底100的表面一定深度进行蚀刻而形成。第一沟槽104a和第二沟槽104b可以以一定距离彼此隔开。与第三掺杂区102c(图4)相邻的末端沟槽，即第一沟槽104a，形成为比第二沟槽104b的深度更深。优选的是，第一沟槽104a的长度等于或深于第二沟槽104b的长度。另外，第一沟槽104a的宽度可以等于或宽于第二沟槽104b的宽度。如果第一沟槽104a的长度较短，则不能得到稳定的内击穿电压。因而，优选的是，第一沟槽104a的长度比第二沟槽104b的长度更长。
同时，沟槽104可以填充有顶部多晶Si 108和底部多晶Si 106，其中顶部多晶Si108与底部多晶Si 106通过内绝缘层107隔开。然而，在其他实施例中，沟槽104可以填充有顶部多晶Si与底部多晶Si融合在一起的一个单一多晶Si。
在该实施例中，在形成第一沟槽104a之前形成反向掺杂区102；然而，次序不限于此。也就是说，图6的第一沟槽104a可以在反向掺杂区102之前形成。
如图7所示，在沟槽104内部的分体式多晶Si中，在第一沟槽104a中首先形成底部多晶Si 106。底部多晶Si 106优选地为源极多晶Si但底部多晶Si 106不限于此。
如图7和图9所示，在底部多晶Si 106形成在沟槽的底部处之后在沟槽内部形成氧化层107。在形成氧化层107之后，如图8所示，可以在沟槽的上部处形成栅极多晶Si(顶部多晶Si)108。
图9为示出在用于形成第一体区110a而执行P型掺杂之后的半导体器件的横截面图的实例的图。如图9所示，第一体区110a与第一阱区112a(图4)部分重叠，并且形成在SBD区310中。另一方面，第二体区110b设置在MOSFET区300中的沟槽区104之间。体区110a的深度可以不比沟槽区104的上部多晶Si 108的深度更深，并且深度可以彼此相同。如果体区110a比上部多晶Si 108的深度更深，则电压可能根据沟道区形成的增多而增加，并且此外，可能影响整个半导体器件。
阱区112a、112b和112c形成为与体区110具有相同导电类型。阱区112a、112b和112c可以以一定距离彼此隔开并且可以具有几乎相同的宽度。阱区112a、112b和112c的深度可以比体区110的深度更深。此外，阱区112a、112b和112c可以比第一沟槽104a具有更低的深度。如果阱区112a、112b和112c形成为比第一沟槽104a的底部多晶Si 106更长，则MOSFET功能可能劣化。
在图10中所示的实施例中，各个掺杂区102a至102c均具有不同的掺杂浓度，并且注入到掺杂区102a至102c中的掺杂剂与衬底100具有不同的导电类型。
反向掺杂区102包括至少第一掺杂区102a、第二掺杂区102b和第三掺杂区102c。各个掺杂区102a、102b、102c均具有不同的掺杂浓度。第一掺杂区102a设置在衬底100的一部分中。第一区102a的净掺杂浓度比衬底100低，原因是注入到第一区102a中的掺杂剂与衬底具有相反的导电类型。第二掺杂区102b设置在阱区112a、112b和112c中。第二区102b的净掺杂浓度与阱区112相比局部地增加，原因是与阱区112具有相同的导电类型的掺杂剂被注入到第二区102b中。第三掺杂区102c设置在第一体区110a中。与第二区102b类似，第三区102c的净掺杂浓度与体区110相比局部地增加，原因是与体区110具有相同的导电类型的掺杂剂被注入到第三区102c中。
在体区110的局部中形成源极区116。形成与体区110具有不同导电类型的源极区116。图11为示出为了在MOSFET区300中形成源极区116执行导电类型N的掺杂之后的半导体器件的横截面图的实例。源极区116通过使用导电类型N掺杂第二沟槽104b之间的衬底的上部来形成。此外，源极区116具有比第二沟槽104b的上部多晶Si 108更短的深度和比体区110a更浅的深度。
如图11所示，在形成源极区116之后，在N型EPI衬底100的上表面处形成绝缘层117。
图12为示出为了在MOSFET区300中形成接触插塞而通过使用掩模(未示出)使形成接触插塞以朝绝缘层117开口的区域图案化的实施例的图。如图12所示，源极区116的一部分被蚀刻。通过蚀刻，接触插塞可以与源极区116和体区110接触。
此后，如图13所示，使用图案化工艺对SBD区310的上表面进行选择性开口。SBD区310的上表面上的绝缘层117通过给SBD区310的上表面引入较少损伤的湿法蚀刻工艺而选择性去除。接触插塞可以与SBD区310接触。在该实施例中，绝缘层117仍部分覆盖体区110和源极区116。此后，可以在衬底之上沉积金属层118以与体区110、源极区116和SBD区310接触。金属层118可以与反向掺杂区102以及阱区112a、112b和112c接触。铝(Al)金属或铜(Cu)金属或TiN或Ti势垒金属可以用作金属层118。
图14为示出具有金属层118的半导体器件的横截面图的实施例的图。可以在沉积金属层118之前形成硅化物层(未示出)例如钴硅化物(CoSi2)、钛硅化物(TiSi2)和镍硅化物(NiSi)。
以上描述提供了一种配置成通过使用反向掺杂注入减小N型EPI衬底100的表面处的N型掺杂浓度的嵌有肖特基势垒二极管的半导体器件。N型EPI衬底100的表面附近的电阻可以通过反向掺杂工艺增加。因而，可以增加整个半导体器件的击穿电压。
半导体器件的击穿电压根据反向掺杂工艺的增加示出在图15至图17中。
图15和图16为示出根据其中未执行反向掺杂的半导体器件以及其SBD区执行反向掺杂的半导体器件的深度的掺杂浓度的示例曲线的图。
图15a为示出其中未执行反向掺杂的半导体器件的掺杂浓度变化的实例的图。图15b为示出其中执行反向掺杂的半导体器件的掺杂浓度变化的实例的图。
在图15a中，“A”表示如下的区：该区的范围为从其中未执行反向掺杂的嵌有SBD的半导体器件中的阱区的衬底的上部至底部。在图15a中，“B”表示如下的区：该区的范围为从其中未执行反向掺杂的嵌有SBD的半导体器件的衬底的上部至底部。X1表示其中未执行反向掺杂的嵌有SBD的半导体器件的阱区的厚度。
在图15b中，“A'”表示如下的区：该区的范围从包括反向掺杂区102的阱区112a、112b和112c的衬底的上部至底部。在图15b中，“B'”表示如下的区：该区的范围从包括反向掺杂区102的衬底的上部至底部。X2表示其中执行反向掺杂的嵌有SBD的半导体器件的阱区的厚度。
参照图15a和图15b，应该理解的是，具有反向掺杂的半导体器件的阱区的厚度(X2)比不具有反向掺杂的半导体器件的阱区的厚度(X1)更深。这是因为阱区通过与反向掺杂的导电类型相同的导电类型形成。
图16a和图16b为示出根据示出在图15a和图15b中的A、A'、B、B'的净掺杂浓度分布的曲线的实例的图。图16b为示出显示图16a中的带有虚线的放大部分的曲线的实例的图。
在图16a和图16b中，曲线的X轴表示距衬底的顶表面的深度，并且曲线的Y轴表示净掺杂浓度。一旦执行反向掺杂(A'),则阱区的结深度X2延伸超过2μm。另一方面，在没有反向掺杂工艺的情况下，阱区的结深度X1未延伸至2μm。反向掺杂工艺将结深度延伸为比没有反向掺杂的情况下的结深度更深。与X1和X2之间的厚度差对应的结果示出在图15a和图15b中。
此外，如图16b所示，没有反向掺杂的衬底上的掺杂浓度(B)根据距衬底表面的深度是不变的。然而，在执行反向掺杂的情况下(B')，在衬底的最多达8μm的顶部处显示出较小的掺杂浓度。
根据各个方面，部分执行反向掺杂的具有SBD区的半导体器件最终可以通过反向掺杂减小衬底表面上的导电类型N的净掺杂浓度。
最终，由于表面上的降低的导电类型N的掺杂浓度，N型EPI表面的电阻值高，并且SBD区中的内阻高。该结果可以通过图17a和图17b之间的比较来理解。
图17a为示出没有反向掺杂的半导体器件的电场分布的实例的图，并且图17b为示出具有反向掺杂嵌有SBD的半导体器件的电场分布的实例的图。通过比较图17a和图17b，应该理解的是，执行反向掺杂的衬底表面的电场小于未执行反向掺杂的衬底表面的电场。
根据一个实施例的半导体器件的击穿电场可以为39.4 V。与未执行反向掺杂的半导体器件的8.9 V的击穿电压值相比，可以理解的是，嵌有肖特基势垒二极管的半导体器件的击穿电压值大幅提高。
虽然本公开内容包括具体实施例，对于本领域普通技术人员明显的是，在没有脱离权利要求及其等同物的精神和范围的情况下，可以在这些实施例中作出形式和细节上的各种改变。本文中所述的实施例认为仅作描述性理解，并且不是为了限制的目的。每个实施例中的特征或方面的描述认为可应用于其他实施例中的类似特征。如果所述的技术以不同次序执行，和/或如果所述的系统、构造、器件或电路中的构件以不同的方式组合和/或被其他构件或其等同物代替或补充，也可以实现合适的结果。因此，本公开内容的范围不是由具体实施方式限定，而是由权利要求及其等同物限定，并且权利要求及其等同物的范围内的所有变型被认为包括在本公开内容中。

Claims (14)

1.一种半导体器件，包括：
具有某一浓度的衬底；
具有另一浓度的反向掺杂区，所述反向掺杂区设置在所述衬底中并且使得所述另一浓度低于所述某一浓度；
包括所述反向掺杂区的肖特基势垒二极管(SBD)区；
设置在所述肖特基势垒二极管(SBD)区中的阱区；
其中所述反向掺杂区包括设置在所述肖特基势垒二极管(SBD)区中的第一掺杂区，以及设置在所述阱区中的第二掺杂区，
其中所述反向掺杂区设置为具有比所述阱区的深度更浅的深度；以及
其中所述半导体器件还包括在所述衬底中的具有第一深度的第一沟槽和在所述衬底中的具有第二深度的第二沟槽，所述第一深度深于所述第二深度；以及其中所述第一沟槽设置在MOSFET区与肖特基势垒二极管(SBD)区之间的边界线上。
2.根据权利要求1所述的半导体器件，还包括与所述反向掺杂区接触的金属层，其中
所述衬底具有某一导电类型；以及
所述肖特基势垒二极管还包括所述金属层。
3.根据权利要求2所述的半导体器件，还包括具有另一种导电类型并且设置在所述衬底中的体区。
4.根据权利要求3所述的半导体器件，其中所述反向掺杂区还包括：
设置在所述体区中的第三掺杂区。
5.根据权利要求4所述的半导体器件，其中所述第三掺杂区具有比所述第二掺杂区的掺杂浓度更高的掺杂浓度。
6.根据权利要求3所述的半导体器件，其中
所述体区包括第一体区和第二体区；
所述阱区包括第一阱区、第二阱区和第三阱区；以及
所述第一体区由所述第一阱区或所述第三阱区包围。
7.根据权利要求1所述的半导体器件，其中所述第一沟槽包括顶部多晶Si层、底部多晶Si层以及设置在所述顶部多晶Si层与所述底部多晶Si层之间的绝缘层。
8.根据权利要求3所述的半导体器件，其中所述体区具有比所述阱区更小的深度。
9.根据权利要求1所述的半导体器件，其中所述阱区的深度小于所述第一沟槽的深度。
10.一种半导体器件的制造方法，包括：
形成具有第一导电类型的衬底；
使用具有第二导电类型的掺杂剂向衬底区中执行离子注入，由此在所述衬底区中形成反向掺杂区；
在所述衬底区中形成沟槽；
形成相邻于所述沟槽的体区；以及
形成相邻于所述沟槽并且设置在肖特基势垒二极管(SBD)区中的阱区，
其中所述反向掺杂区包括设置在所述肖特基势垒二极管(SBD)区中的第一掺杂区，以及设置在所述阱区中的第二掺杂区，所述反向掺杂区配置成减小所述衬底的顶部处的净掺杂浓度；
其中所述反向掺杂区设置为具有比所述阱区的深度更浅的深度；以及
所述形成沟槽包括形成多个沟槽，所述多个沟槽包括在所述衬底中的具有第一深度的第一沟槽和在所述衬底中的具有第二深度的第二沟槽，所述第一深度深于所述第二深度；以及其中所述第一沟槽设置在MOSFET区与肖特基势垒二极管(SBD)区之间的边界线上。
11.根据权利要求10所述的制造方法，其中
所述形成体区包括形成具有所述第二导电类型的体区；
所述形成阱区包括形成具有所述第二导电类型的阱区；以及
所述第一沟槽直接接触所述阱区。
12.根据权利要求10所述的制造方法，其中所述体区具有比所述阱区的深度更小的深度，并且所述阱区的深度小于所述沟槽的深度。
13.一种半导体器件，包括：
具有第一导电类型的衬底；
设置在肖特基势垒二极管(SBD)区中的第二导电类型的第二阱区和第一阱区；
设置在所述肖特基势垒二极管(SBD)区中的反向掺杂区，所述反向掺杂区配置成减小所述衬底的顶部处的净掺杂浓度；
与所述反向掺杂区接触的金属层；
其中所述反向掺杂区设置为具有比所述阱区的深度更浅的深度；以及
所述半导体器件还包括在所述衬底中的具有第一深度的第一沟槽和在所述衬底中的具有第二深度的第二沟槽，所述第一深度深于所述第二深度；以及其中所述第一沟槽设置在MOSFET区与肖特基势垒二极管(SBD)区之间的边界线上。
14.根据权利要求13所述的半导体器件，其中所述肖特基势垒二极管(SBD)区包括所述金属层，所述衬底和所述反向掺杂区具有不同的浓度。
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