JP2000036607A - ショットキーバリアダイオード - Google Patents
ショットキーバリアダイオードInfo
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- JP2000036607A JP2000036607A JP20533398A JP20533398A JP2000036607A JP 2000036607 A JP2000036607 A JP 2000036607A JP 20533398 A JP20533398 A JP 20533398A JP 20533398 A JP20533398 A JP 20533398A JP 2000036607 A JP2000036607 A JP 2000036607A
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Abstract
(57)【要約】
【課題】 ショットキー接触面を部分的に低不純物濃度
にすることにより、高速動作が可能で順方向電圧ＶＦが
小さいＳＢＤ素子を構成する。 【解決手段】 基板１１上にＮ―型エピタキシャル層１
２を形成し、エピタキシャル層１２表面に環状のＰ＋ガ
ードリング領域１５を形成する。エピタキシャル層１２
表面の酸化膜に開口部１４を形成し、開口部１４のエピ
タキシャル層１２表面にシリコンとショットキー障壁を
形成するバリア金属層１６を形成し、更にバリア金属層
１６を被覆するアルミ電極１７を形成する。開口部１４
のシリコン表面に、不純物濃度がエピタキシャル層１２
より小さい第３の領域１８を形成する。
にすることにより、高速動作が可能で順方向電圧ＶＦが
小さいＳＢＤ素子を構成する。 【解決手段】 基板１１上にＮ―型エピタキシャル層１
２を形成し、エピタキシャル層１２表面に環状のＰ＋ガ
ードリング領域１５を形成する。エピタキシャル層１２
表面の酸化膜に開口部１４を形成し、開口部１４のエピ
タキシャル層１２表面にシリコンとショットキー障壁を
形成するバリア金属層１６を形成し、更にバリア金属層
１６を被覆するアルミ電極１７を形成する。開口部１４
のシリコン表面に、不純物濃度がエピタキシャル層１２
より小さい第３の領域１８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ショットキーバリ
アダイオード（Schottky Barrier Diode：以下ＳＢＤ
と称す）に関し、詳しくは、同一面積でより大きな電流
容量を得ることができるＳＢＤ素子を得るものである。
アダイオード（Schottky Barrier Diode：以下ＳＢＤ
と称す）に関し、詳しくは、同一面積でより大きな電流
容量を得ることができるＳＢＤ素子を得るものである。
【０００２】
【従来の技術】ＳＢＤは、半導体層に所定の金属層を接
触させた場合に形成されるショットキー障壁を用いた半
導体素子である。一般のＰＮ接合ダイオードより高速
で、順方向電圧降下が小さいという特性を持つ（例え
ば、特開平５−１５２５６２）。
触させた場合に形成されるショットキー障壁を用いた半
導体素子である。一般のＰＮ接合ダイオードより高速
で、順方向電圧降下が小さいという特性を持つ（例え
ば、特開平５−１５２５６２）。
【０００３】図３を参照して、従来のＳＢＤは、Ｎ＋型
の半導体基板１の上にＮ−型のエピタキシャル層２を形
成し、エピタキシャル層２上のシリコン酸化膜３を開口
してシリコン表面を露出し、露出したシリコン表面にバ
リア金属層４を接触させた構成を有している。加えて、
Ｎ−型エピタキシャル層２の表面には環状のＰ＋ガード
リング領域５を形成し、バリア金属層３の上をアルミ電
極６で被覆している。
の半導体基板１の上にＮ−型のエピタキシャル層２を形
成し、エピタキシャル層２上のシリコン酸化膜３を開口
してシリコン表面を露出し、露出したシリコン表面にバ
リア金属層４を接触させた構成を有している。加えて、
Ｎ−型エピタキシャル層２の表面には環状のＰ＋ガード
リング領域５を形成し、バリア金属層３の上をアルミ電
極６で被覆している。
【０００４】半導体装置を製造する上で、上記のバリア
金属層４としてはニッケル（Ｎｉ）、チタン（Ｔｉ）、
モリブデン（Ｍｏ）が好適な材料とされている。各々が
固有の仕事関数ΦBを持つことから、バリア金属層４と
して好適な金属を選択することでＳＢＤの特性（順方向
電圧ＶＦ、逆方向電流ＩＲ）の大部分を決定することが
できる。これに、エピタキシャル層２の不純物濃度や、
ショットキー接触面の面積等の要素によってＳＢＤ素子
のダイオード特性が決定付けられる。
金属層４としてはニッケル（Ｎｉ）、チタン（Ｔｉ）、
モリブデン（Ｍｏ）が好適な材料とされている。各々が
固有の仕事関数ΦBを持つことから、バリア金属層４と
して好適な金属を選択することでＳＢＤの特性（順方向
電圧ＶＦ、逆方向電流ＩＲ）の大部分を決定することが
できる。これに、エピタキシャル層２の不純物濃度や、
ショットキー接触面の面積等の要素によってＳＢＤ素子
のダイオード特性が決定付けられる。
【０００５】
【発明が解決しようとする課題】近年の低消費電力化の
傾向から、ＳＢＤ素子には順方向電圧ＶFを小さくする
事が特に望まれている。順方向電圧ＶFを小さくする手
法としては、バリア金属層４を仕事関数ΦＢの小さい金
属に変更する手法、エピタキシャル層２の不純物濃度を
増大する手法、シリコンとバリア金属層４との接触面積
を増大する手法、等がある。ここで、エピタキシャル層
２の不純物濃度を増大する方法は、カソードとなるＮ型
エピタキシャル層の直列抵抗成分を下げることを意味す
る。
傾向から、ＳＢＤ素子には順方向電圧ＶFを小さくする
事が特に望まれている。順方向電圧ＶFを小さくする手
法としては、バリア金属層４を仕事関数ΦＢの小さい金
属に変更する手法、エピタキシャル層２の不純物濃度を
増大する手法、シリコンとバリア金属層４との接触面積
を増大する手法、等がある。ここで、エピタキシャル層
２の不純物濃度を増大する方法は、カソードとなるＮ型
エピタキシャル層の直列抵抗成分を下げることを意味す
る。
【０００６】しかしながら、エピタキシャル層２の不純
物濃度を増大すると、ショットキー接合部における空乏
層の広がりが小さく、この結果接合部の容量が増大し
て、ＳＢＤ素子の高速動作を阻害するという欠点があっ
た。
物濃度を増大すると、ショットキー接合部における空乏
層の広がりが小さく、この結果接合部の容量が増大し
て、ＳＢＤ素子の高速動作を阻害するという欠点があっ
た。
【０００７】
【課題を解決するための手段】本発明はかかる従来の課
題に鑑みなされたもので、一導電型の高濃度不純物層か
ら成る第１の領域の上に該第１の領域よりは不純物濃度
が低い一導電型の第２の領域を設け、該第２の領域表面
の表面に該第２の表面のシリコン層とショットキー障壁
を形成するバリア金属層を設け、該金属層の上を電極材
料で被覆したショットキーバリアダイオードにおいて、
前記第２の領域の表面に前記第２の領域より更に不純物
濃度が低い第３の領域を形成し、該第３の領域表面のシ
リコン層に前記バリア金属層がショットキー接触するこ
とを特徴とするものである。
題に鑑みなされたもので、一導電型の高濃度不純物層か
ら成る第１の領域の上に該第１の領域よりは不純物濃度
が低い一導電型の第２の領域を設け、該第２の領域表面
の表面に該第２の表面のシリコン層とショットキー障壁
を形成するバリア金属層を設け、該金属層の上を電極材
料で被覆したショットキーバリアダイオードにおいて、
前記第２の領域の表面に前記第２の領域より更に不純物
濃度が低い第３の領域を形成し、該第３の領域表面のシ
リコン層に前記バリア金属層がショットキー接触するこ
とを特徴とするものである。
【０００８】
【発明の実施の形態】以下に本発明の一実施の形態を図
面を参照しながら詳細に説明する。
面を参照しながら詳細に説明する。
【０００９】図１は本発明によるＳＢＤ素子を示す断面
図である。Ｎ＋型のシリコン半導体基板１１（第１の領
域）の上に気相成長法によってＮ−型のエピタキシャル
層１２（第２の領域）を形成し、エピタキシャル層１２
の表面を被覆するシリコン酸化膜１３に開口部１４を形
成し、開口部１４の周端近傍のエピタキシャル層１２表
面に環状のＰ＋型ガードリング領域１５を形成し、開口
部１４に露出したエピタキシャル層１２の表面に、バリ
ア金属層１６として例えばチタン（Ｔｉ）層を形成し、
バリア金属層１６を覆うようにアルミ電極１７を形成し
たものである。アルミ電極１７がアノード電極となり、
ドレイン電極は基板１１の裏面側に配設する。
図である。Ｎ＋型のシリコン半導体基板１１（第１の領
域）の上に気相成長法によってＮ−型のエピタキシャル
層１２（第２の領域）を形成し、エピタキシャル層１２
の表面を被覆するシリコン酸化膜１３に開口部１４を形
成し、開口部１４の周端近傍のエピタキシャル層１２表
面に環状のＰ＋型ガードリング領域１５を形成し、開口
部１４に露出したエピタキシャル層１２の表面に、バリ
ア金属層１６として例えばチタン（Ｔｉ）層を形成し、
バリア金属層１６を覆うようにアルミ電極１７を形成し
たものである。アルミ電極１７がアノード電極となり、
ドレイン電極は基板１１の裏面側に配設する。
【００１０】加えて、開口部１４のシリコン表面に、エ
ピタキシャル層１２のリンの不純物濃度よりも、リンの
不純物濃度が小さい第３の領域１８を形成し、第３の領
域１８とバリア金属層１６とでショットキー障壁を構成
する。第３の領域１８は、開口部１４のエピタキシャル
層１２表面にボロン（Ｂ）をイオン注入することによっ
て形成される。この時、エピタキシャル層１２の導電型
（Ｎ型）を反転させることがない程度のドーズ量とし、
例えばエピタキシャル層１２の比抵抗が１Ω・ｃｍであ
ったときに、ボロン（Ｂ）を１Ｅ１２ａｔｏｍｓ・ｃｍ
程度でイオン注入して、その後の熱処理を６００〜９０
０℃、１０〜６０分程度（ボロンを拡散させることがな
い、イオンを活性化させるだけの熱処理）行うことで、
実質的な比抵抗ρを１０Ω・ｃｍ程度にまで増大させ
た。尚、開口部１４に部分的にイオン注入する他、エピ
タキシャル層１２の全面に形成しても良い。
ピタキシャル層１２のリンの不純物濃度よりも、リンの
不純物濃度が小さい第３の領域１８を形成し、第３の領
域１８とバリア金属層１６とでショットキー障壁を構成
する。第３の領域１８は、開口部１４のエピタキシャル
層１２表面にボロン（Ｂ）をイオン注入することによっ
て形成される。この時、エピタキシャル層１２の導電型
（Ｎ型）を反転させることがない程度のドーズ量とし、
例えばエピタキシャル層１２の比抵抗が１Ω・ｃｍであ
ったときに、ボロン（Ｂ）を１Ｅ１２ａｔｏｍｓ・ｃｍ
程度でイオン注入して、その後の熱処理を６００〜９０
０℃、１０〜６０分程度（ボロンを拡散させることがな
い、イオンを活性化させるだけの熱処理）行うことで、
実質的な比抵抗ρを１０Ω・ｃｍ程度にまで増大させ
た。尚、開口部１４に部分的にイオン注入する他、エピ
タキシャル層１２の全面に形成しても良い。
【００１１】係る構成であれば、バリア金属層１６が接
触するシリコン表面だけに、ごく薄い範囲で、極めて低
不純物濃度の第３の領域１８を設けたことにより、空乏
層が広がりやすい構造となり、これによってＳＢＤ素子
のアノード・カソード間容量を減じることができる。容
量を減じることによってこの素子の高速動作を可能にす
る。
触するシリコン表面だけに、ごく薄い範囲で、極めて低
不純物濃度の第３の領域１８を設けたことにより、空乏
層が広がりやすい構造となり、これによってＳＢＤ素子
のアノード・カソード間容量を減じることができる。容
量を減じることによってこの素子の高速動作を可能にす
る。
【００１２】更に、エピタキシャル層１２の極く表面部
分だけを比抵抗ρの低い領域としたので、アノード側の
直列抵抗が増大することも少なく、そのためＳＢＤ素子
の順方向電圧ＶＦを増大させることがない。よって、エ
ピタキシャル層１２の不純物濃度を最適化する（少しだ
け不純物濃度を増大する）ことによって、ＳＢＤ素子全
体で順方向電圧ＶＦを減少することが可能である。
分だけを比抵抗ρの低い領域としたので、アノード側の
直列抵抗が増大することも少なく、そのためＳＢＤ素子
の順方向電圧ＶＦを増大させることがない。よって、エ
ピタキシャル層１２の不純物濃度を最適化する（少しだ
け不純物濃度を増大する）ことによって、ＳＢＤ素子全
体で順方向電圧ＶＦを減少することが可能である。
【００１３】以下、図２を用いて、図１のＳＢＤ素子の
製造方法の一例を説明する。
製造方法の一例を説明する。
【００１４】先ず図２（Ａ）を参照して、比抵抗ρが
０．５〜１．０Ω・ｃｍ、膜厚が２〜１０μのエピタキ
シャル層１２を形成したＮ＋型半導体基板１１を準備
し、選択拡散によってエピタキシャル層１２の表面に環
状のＰ＋ガードリング領域１５を形成する。
０．５〜１．０Ω・ｃｍ、膜厚が２〜１０μのエピタキ
シャル層１２を形成したＮ＋型半導体基板１１を準備
し、選択拡散によってエピタキシャル層１２の表面に環
状のＰ＋ガードリング領域１５を形成する。
【００１５】図２（Ｂ）を参照して、エピタキシャル層
１２表面を被覆する酸化膜を除去して開口部１４を形成
し、続いて開口部１４をマスクとして、表面からボロン
（Ｂ）を加速電圧２０〜５０ｅＶ、上述のドーズ量でイ
オン注入し、第３の領域１８を形成する。
１２表面を被覆する酸化膜を除去して開口部１４を形成
し、続いて開口部１４をマスクとして、表面からボロン
（Ｂ）を加速電圧２０〜５０ｅＶ、上述のドーズ量でイ
オン注入し、第３の領域１８を形成する。
【００１６】図２（Ｃ）を参照して、全面に例えば膜厚
０．５μ程度のチタン（Ｔｉ）をＣＶＤ手法によって堆
積し、これをホトエッチングによって除去してバリア金
属層１６を形成する。
０．５μ程度のチタン（Ｔｉ）をＣＶＤ手法によって堆
積し、これをホトエッチングによって除去してバリア金
属層１６を形成する。
【００１７】図２（Ｄ）を参照して、再度スパッタ堆積
法により膜厚１．０〜３．０μのアルミニウム層を堆積
し、ホトエッチングによってパターニングすることによ
り、バリア金属層１６を覆い且つ外部接続用のパッドを
構成するアルミ層１７を形成して図１の構成を得る。
法により膜厚１．０〜３．０μのアルミニウム層を堆積
し、ホトエッチングによってパターニングすることによ
り、バリア金属層１６を覆い且つ外部接続用のパッドを
構成するアルミ層１７を形成して図１の構成を得る。
【００１８】尚、上述した実施の形態においては、Ｎ型
の領域に対してＰ型の不純物であるボロンをイオン注入
することにより第３の領域１８を形成したが、例えばエ
ピタキシャル層１２を気相成長法によって形成するとき
に、最後の０．１〜０．５μの膜厚だけリンドーパント
の供給を減少させることによって第３の領域１８を形成
しても良い。
の領域に対してＰ型の不純物であるボロンをイオン注入
することにより第３の領域１８を形成したが、例えばエ
ピタキシャル層１２を気相成長法によって形成するとき
に、最後の０．１〜０．５μの膜厚だけリンドーパント
の供給を減少させることによって第３の領域１８を形成
しても良い。
【００１９】
【発明の効果】以上に説明したとおり、本発明によれ
ば、極く低不純物濃度の第３の領域１８を設けることに
よって、ショットキー接合の接合容量を減じ、素子の高
速特性を改善できる利点を有する。更に、第２の領域で
あるエピタキシャル層１２の不純物濃度を増大できるの
で、その直列抵抗を減じ、ＳＢＤ素子の順方向電圧ＶＦ
を減じることができる利点を有する。
ば、極く低不純物濃度の第３の領域１８を設けることに
よって、ショットキー接合の接合容量を減じ、素子の高
速特性を改善できる利点を有する。更に、第２の領域で
あるエピタキシャル層１２の不純物濃度を増大できるの
で、その直列抵抗を減じ、ＳＢＤ素子の順方向電圧ＶＦ
を減じることができる利点を有する。
【図１】本発明を説明するための断面図である。
【図２】製造方法を説明するための断面図である。
【図３】従来例を説明するための断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 弓削 昭夫 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 相馬 忠昭 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 4M104 AA01 BB14 CC03 DD37 DD43 FF13 FF17 FF31 FF35 GG03 HH20
Claims (2)
- 【請求項１】 一導電型の高濃度不純物層から成る第１
の領域の上に該第１の領域よりは不純物濃度が低い一導
電型の第２の領域を設け、該第２の領域表面の表面に該
第２の表面のシリコン層とショットキー障壁を形成する
バリア金属層を設け、該金属層の上を電極材料で被覆し
たショットキーバリアダイオードにおいて、 前記第２の領域の表面に前記第２の領域より更に不純物
濃度が低い第３の領域を形成し、該第３の領域表面のシ
リコン層に前記バリア金属層がショットキー接触するこ
とを特徴とするショットキーバリアダイオード。 - 【請求項２】 前記一導電型がＮ型であり、前記第３の
領域がＰ型不純物のイオン注入によって形成されている
ことを特徴とする請求項１記載のショットキーバリアダ
イオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20533398A JP3588257B2 (ja) | 1998-07-21 | 1998-07-21 | ショットキーバリアダイオード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20533398A JP3588257B2 (ja) | 1998-07-21 | 1998-07-21 | ショットキーバリアダイオード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000036607A true JP2000036607A (ja) | 2000-02-02 |
| JP3588257B2 JP3588257B2 (ja) | 2004-11-10 |
Family
ID=16505193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20533398A Expired - Fee Related JP3588257B2 (ja) | 1998-07-21 | 1998-07-21 | ショットキーバリアダイオード |
Country Status (1)
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|---|---|
| JP (1) | JP3588257B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100353509C (zh) * | 2004-03-03 | 2007-12-05 | 吴协霖 | 萧特基二极管结构及其制造方法 |
| WO2012157679A1 (ja) * | 2011-05-18 | 2012-11-22 | ローム株式会社 | 半導体装置およびその製造方法 |
| WO2013146326A1 (ja) * | 2012-03-30 | 2013-10-03 | 富士電機株式会社 | 炭化珪素半導体デバイス |
| CN104617141A (zh) * | 2013-11-04 | 2015-05-13 | 美格纳半导体有限公司 | 半导体器件及其制造方法 |
| CN105974295A (zh) * | 2016-03-29 | 2016-09-28 | 电子科技大学 | 一种基于太赫兹肖特基二极管的电特性来推导物理特性的方法 |
| WO2016193377A1 (de) * | 2015-06-02 | 2016-12-08 | Diotec Semiconductor Ag | Verbesserte halbleiteranordnung mit schottky-diode |
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| CN111430468A (zh) * | 2020-03-06 | 2020-07-17 | 江阴新顺微电子有限公司 | 双胞封装肖特基二极管芯片的双芯隔离结构及制造方法 |
-
1998
- 1998-07-21 JP JP20533398A patent/JP3588257B2/ja not_active Expired - Fee Related
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| CN111430468B (zh) * | 2020-03-06 | 2023-06-20 | 江苏新顺微电子股份有限公司 | 双胞封装肖特基二极管芯片的双芯隔离结构及制造方法 |
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| Publication number | Publication date |
|---|---|
| JP3588257B2 (ja) | 2004-11-10 |
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