CN113658949B - 一种改善关断特性的mosfet芯片制造工艺 - Google Patents
一种改善关断特性的mosfet芯片制造工艺 Download PDFInfo
- Publication number
- CN113658949B CN113658949B CN202110927490.XA CN202110927490A CN113658949B CN 113658949 B CN113658949 B CN 113658949B CN 202110927490 A CN202110927490 A CN 202110927490A CN 113658949 B CN113658949 B CN 113658949B
- Authority
- CN
- China
- Prior art keywords
- doped polysilicon
- mosfet chip
- mosfet
- heavily doped
- oxide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 101
- 229920005591 polysilicon Polymers 0.000 claims abstract description 86
- 229910052751 metal Inorganic materials 0.000 claims abstract description 36
- 239000002184 metal Substances 0.000 claims abstract description 36
- 238000002955 isolation Methods 0.000 claims abstract description 15
- 238000004080 punching Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 34
- 210000000746 body region Anatomy 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 11
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 125000004429 atom Chemical group 0.000 claims description 10
- 125000004437 phosphorous atom Chemical group 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 9
- 238000002513 implantation Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 238000001259 photo etching Methods 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 abstract description 3
- 230000000149 penetrating effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- High Energy & Nuclear Physics (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种改善关断特性的MOSFET芯片制造工艺，在轻掺杂多晶硅的两端打孔，获得两个电阻接触孔，所述电阻接触孔依次穿过介质层及轻掺杂多晶硅，并在沟槽区域打孔，获得一个源区接触孔，所述源区接触孔依次穿过介质层、隔离氧化层、栅氧化层、源区及体区，在所述电阻接触孔内成型第一金属连线和第二金属连线，所述源区接触孔内成型第三金属连线，将第一金属连线与第三金属连线连接，第二金属连线与栅极连接。本发明在芯片内部集成了多晶硅电阻，电阻两端分别连接于栅极和源极，可保证在关断时存储于栅极寄生电容中的电荷通过此电阻快速放电，从而保证芯片完全截止，避免了不能被完全关断的现象。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种改善关断特性的MOSFET芯片制造工艺。
背景技术
MOSFET芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域，集成电路是通过工艺方法将成千上万个晶体管整合在同一个芯片中，MOSFET则是由成千上万个相同结构的元胞并列组成的单个晶体管。
MOSFET的关键指标参数包括击穿电压(特指漏源击穿电压)、导通电阻、阈值电压和雪崩电流，通常情况下，击穿电压和雪崩电流越大越好，导通电阻越小越好。为实现其标称的击穿电压，MOSFET芯片内部结构中都采用特定电阻率、特定厚度的外延层来承压，所需实现的击穿电压越高，外延层的电阻率或(和)厚度也就越大，芯片的单位面积的导通电阻随之也就越大，所以说，击穿电压与单位面积的导通电阻是一对互为矛盾的参数；在保证既定击穿电压的前提下，最大程度的减小单位面积的导通电阻，是芯片工程师的职责所在。
MOSFET芯片包含栅极、源极、漏极三个端口，采用金属连线和接触孔将三个端口分别连接于芯片内部的多晶硅栅、漏区和源区。MOSFET是电压控制器件，即通过驱动电路控制栅极与源极之间的电势差，从而控制MOSFET的开启(导通)与关断(截止)。如图1所示，是MOSFET的等效电路示意图，在栅、源、漏三个端口之间，存在寄生的电容Cgs、Cgd和Cds。
在实践应用中，当需要关断MOSFE时，在驱动电路中设置下拉电路将MOSFET栅极的电位拉低，否则MOSFET的栅极是浮空的，而且由于寄生电容Cgs内部存储的电荷仍然存在，使得栅极仍然有一定的电位，即MOSFET没有完全关断。正因为MOSFET内部存在寄生电容Cgs，MOSFET的关断特性表现不完美，经常出现关断不及时或者关断不彻底的现象。
发明内容
本发明提供了改善关断特性的MOSFET芯片制造工艺，旨在解决现有的MOSFET芯片关断不及时或者关断不彻底的问题。
根据本申请实施例，提供了一种改善关断特性的MOSFET芯片制造工艺，包括以下步骤：步骤S1：在衬底的表面生长外延层，并在所述外延层中形成沟槽，并在沟槽表面形成栅氧化层；步骤S2：在所述沟槽内成型重掺杂多晶硅，并去除多余的重掺杂多晶硅，将重掺杂多晶硅的高度低于沟槽的高度；步骤S3：在外延层形成体区，并生长隔离氧化层覆盖重掺杂多晶硅及栅氧化层；步骤S4：在隔离氧化层上成型轻掺杂多晶硅，并去除沟槽区域的轻掺杂多晶硅；步骤S5：在沟槽区域成型源区，并在轻掺杂多晶硅和隔离氧化层表面成型介质层；步骤S6：在轻掺杂多晶硅的两端打孔，获得两个电阻接触孔，所述电阻接触孔依次穿过介质层及轻掺杂多晶硅，并在沟槽区域打孔，获得一个源区接触孔，所述源区接触孔依次穿过介质层、隔离氧化层、栅氧化层、源区及体区；步骤S7：在所述电阻接触孔内成型第一金属连线和第二金属连线，所述源区接触孔内成型第三金属连线，将第一金属连线与第三金属连线连接，第二金属连线与栅极连接。
优选地，步骤S6和步骤S7之间还包括：步骤S100：分别在两个电阻接触孔和源区接触孔的底部成型重掺杂硅区。
优选地，步骤S100中的重掺杂硅区的掺杂类型与所述轻掺杂多晶硅的掺杂类型相同。
优选地，步骤S2主要包括以下步骤：步骤S21：在沟槽区域的栅氧化层表面淀积初始多晶硅；步骤S22：采用离子注入的工艺方法对多晶硅进行重掺杂，获得重掺杂多晶硅。
优选地，步骤S2中的重掺杂多晶硅通过化学气相淀积法直接淀积重掺杂多晶硅形成。
优选地，步骤S22中，通过注入硼原子，或注入磷原子和/或砷原子形成重掺杂多晶硅；所述重掺杂多晶硅的类型与MOSFET芯片的类型相同；原子注入的剂量为1E15-2E16原子/平方厘米。
优选地，步骤S4中，在轻掺杂多晶硅中注入硼原子，或注入磷原子和/或砷原子形成轻掺杂多晶硅；所述轻掺杂多晶硅的类型与MOSFET芯片的类型相反；原子注入的剂量为2E13-6E14原子/平方厘米。
优选地，所述体区通过离子注入和退火的工艺方法在外延层形成，所述体区的类型与MOSFET芯片类型相反；所述源区采用光刻、离子注入和退火的工艺方法在外延层的沟槽区域形成，所述源区的类型与MOSFET芯片类型相同。
与现有技术相比，本发明提供的改善关断特性的MOSFET芯片制造工艺具有以下有益效果：
1、本发明提供的MOSFET芯片制造工艺在MOSFET芯片内部集成了多晶硅电阻，且多晶硅电阻两端分别连接于MOSFET栅极和源极，可保证MOSFET在关断时存储于栅极寄生电容中的电荷通过此电阻快速放电，从而保证MOSFET完全截止，避免了MOSFET不能被完全关断的现象，同时，也提高了MOSFET芯片的关断特性，可以大大简化MOSFET芯片的驱动电路。同时，本工艺方法通过设置两次淀积多晶硅的方式，也即轻掺杂多晶硅和重掺杂多晶硅是完全分开的工艺制作的，形成的多晶硅电阻的精度较高，MOSFET芯片具有较高的性能。
2、本发明在MOSFET芯片内部集成的多晶硅电阻，可通过调整离子注入剂量的方法实现对此电阻值的调整，工艺简单。
3、本发明集成的电阻位于MOSFET芯片内部，不需要在MOSFET芯片外围再设计连接于MOSFET栅极和源极的电阻，可节省PCB板的空间。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中MOSFET芯片的等效电路示意图。
图2是本发明第一实施例提供的改善关断特性的MOSFET芯片制造工艺制造出来的MOSFET芯片的等效电路示意图。
图3是本发明第一实施例提供的改善关断特性的MOSFET芯片制造工艺的流程图。
图4是本发明第一实施例提供的改善关断特性的MOSFET芯片制造工艺中步骤S2的流程图。
图5是在衬底表面生长外延层的结构示意图。
图6是刻蚀沟槽形成沟槽后采用氧化工艺形成栅氧化层的结构示意图。
图7是淀积形成重掺杂多晶硅的结构示意图。
图8是将重掺杂多晶硅高度调整的结构示意图。
图9是成型体区的结构示意图。
图10是成型隔离氧化层的结构示意图。
图11是淀积轻掺杂多晶硅的结构示意图。
图12是刻蚀去除沟槽区域的轻掺杂多晶硅的结构示意图。
图13是将体区扩散的结构示意图。
图14是成型源区的结构示意图。
图15是成型介质层并打孔的结构示意图。
图16是在孔底部成型重掺杂硅区的结构示意图。
图17是在接触孔内成型金属连线的结构示意图。
标号说明:
1、衬底；2、外延层；3、沟槽、4、栅氧化层；5、重掺杂多晶硅；6、体区；7、隔离氧化层；8、轻掺杂多晶硅；9、源区；10.1、源区接触孔；10.2/10.3、电阻接触孔；11、重掺杂硅区；12.1、第三金属连线；12.2、第一金属连线；12.3、第二金属连线；13、介质层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
请参阅图3，本发明第一实施例公开了一种改善关断特性的MOSFET芯片制造工艺，包括以下步骤：
步骤S1：在衬底的表面生长外延层，并在所述外延层中形成沟槽，并在沟槽表面形成栅氧化层。
步骤S2：在所述沟槽内成型重掺杂多晶硅，并去除多余的重掺杂多晶硅，将重掺杂多晶硅的高度低于沟槽的高度。
步骤S3：在外延层形成体区，并生长隔离氧化层覆盖重掺杂多晶硅及栅氧化层。
步骤S4：在隔离氧化层上成型轻掺杂多晶硅，并去除沟槽区域的轻掺杂多晶硅。
步骤S5：在沟槽区域成型源区，并在轻掺杂多晶硅和隔离氧化层表面成型介质层。
步骤S6：在轻掺杂多晶硅的两端打孔，获得两个电阻接触孔，所述电阻接触孔依次穿过介质层及轻掺杂多晶硅，并在沟槽区域打孔，获得一个源区接触孔，所述源区接触孔依次穿过介质层、隔离氧化层、栅氧化层、源区及体区。
步骤S7：在所述电阻接触孔内成型第一金属连线和第二金属连线，所述源区接触孔内成型第三金属连线，将第一金属连线与第三金属连线连接，第二金属连线与栅极连接。
可以理解，在步骤S1中，在衬底1的表面生长外延层2，并通过光刻、刻蚀、氧化工艺在外延层2之中形成沟槽3和栅氧化层4，详见图5和图6。
可以理解，在步骤S2中，直接在沟槽内成型重掺杂多晶硅5并调整重掺杂多晶硅5的高度，使之不高于栅氧化层4的高度。在步骤S2中，为该工艺方法中的第一次淀积多晶硅操作。详见图7和图8。
可以理解，在步骤S3中，所述体区6通过离子注入和退火的工艺方法在外延层2形成，所述体区6的类型与MOSFET芯片的类型相反，例如，当MOSFET为N型MOSFET时，注入硼原子形成P型体区，当MOSFET为P型MOSFET时，注入磷原子或(和)砷原子形成N型体区。然后，生长隔离氧化层7覆盖重掺杂多晶硅5及栅氧化层4。详见图9和图10。
可以理解，在步骤S4中，成型轻掺杂多晶硅8，同时采用光刻、腐蚀的工艺方法，去除沟槽区域的轻掺杂多晶硅8。具体地，在轻掺杂多晶硅中注入硼原子，或注入磷原子和/或砷原子形成轻掺杂多晶硅，所述轻掺杂多晶硅的类型与MOSFET芯片的类型相反，且原子注入的剂量为2E13-6E14原子/平方厘米。例如，当MOSFET为N型MOSFET时，注入硼原子形成P型轻掺杂的第二多晶硅，当MOSFET为P型MOSFET时，注入磷原子或(和)砷原子形成N型轻掺杂的第二多晶硅。在步骤S4中，为该工艺方法中的第二次淀积多晶硅操作。详见图11和图12。
可选地，作为一种实施例，在步骤S4和步骤S5之间，还可以采用高温退火的工艺步骤，使得体区6之中的掺杂元素热扩散达到预设深度，以及使得轻掺杂多晶硅8之中的掺杂元素分布更均匀。详见图13。
可以理解，在步骤S5中，采用光刻、离子注入和退火的工艺方法形成源区9，并成型介质层13。所述源区9的类型与MOSFET芯片的类型相同，例如，当MOSFET为N型MOSFET时，光刻、注入磷原子或(和)砷原子然后退火形成N型源区，当MOSFET为P型MOSFET时，光刻、注入硼原子然后退火形成P型源区。详见图14和图15。
可以理解，在步骤S6中，采用光刻、腐蚀的工艺方法形成源区接触孔10.1、以及两个电阻接触孔10.2和10.3，其中两个电阻接触孔10.2和10.3为轻掺杂多晶硅8的接触孔。详见图15。
可以理解，在步骤S7中，在源区接触孔10.1内成型第三金属连线12.1，在两个电阻接触孔10.2和10.3内分别成型第一金属连线12.2和第二金属连线12.3，并将第一金属连线12.2与第三金属连线12.1连接，第二金属连线12.3连接至MOSFET的栅极。详见图17。
可以理解，在本实施例中，因示意图只展示了MOSFET芯片某一个截面的情况，所以MOSFET的栅极接触孔和栅极金属连线在示意图中没有展示。而关于MOSFET的钝化层和背面处理的工艺过程，属于常规做法，在此不做赘述。
可选地，作为一种实施例，步骤S6和步骤S7之间还包括：
步骤S100：分别在两个电阻接触孔和源区接触孔的底部成型重掺杂硅区。
可以理解，在步骤S100中，当MOSFET为N型MOSFET时，注入硼原子然后退火形成P型的孔底部重掺杂硅区11。当MOSFET为P型MOSFET时，注入磷原子或(和)砷原子然后退火形成N型的孔底部重掺杂硅区11。详见图16。
在本实施例中，孔底部重掺杂硅区11的掺杂类型与轻掺杂多晶硅8的掺杂类型、以及体区6的掺杂类型是相同的，可以减小体区6的接触孔电阻，以及减小轻掺杂多晶硅8对应的电阻接触孔的电阻值。
请参阅图2，步骤S2具体包括：
步骤S21：在沟槽区域的栅氧化层表面淀积初始多晶硅。
步骤S22：采用离子注入的工艺方法对多晶硅进行重掺杂，获得重掺杂多晶硅。
在步骤S21中，首先通过淀积(化学气相淀积的工艺方法)未掺杂的多晶硅，而基于步骤S22采用离子注入的工艺方法对多晶硅直接进行重掺杂，形成重掺杂多晶硅5。
可以理解，在步骤S22中，通过注入硼原子，或注入磷原子和/或砷原子形成重掺杂多晶硅，所述重掺杂多晶硅的类型与MOSFET芯片的类型相同，且原子注入的剂量为1E15～2E16原子/平方厘米。具体地，当MOSFET为N型MOSFET时，注入磷原子或(和)砷原子形成N型重掺杂的多晶硅。当MOSFET为P型MOSFET时，注入硼原子形成P型重掺杂的多晶硅。
可选地，在一些其他实施例中，可以直接通过化学气相淀积法直接淀积重掺杂多晶硅形成。
可以理解，通过本发明提供的改善关断特性的MOSFET芯片制造工艺，在MOSFET芯片内部集成一个(或若干个)电阻，电阻的两端分别连接于MOSFET栅极和源极(如图2中所示的等效电路图)。此电阻为多晶硅电阻，位于MOSFET芯片内部，而不是通过封装的方法或者PCB电路布局的方法与MOSFET连接、组合而成的。
与现有技术相比，本发明提供的改善关断特性的MOSFET芯片制造工艺具有以下有益效果：
1、本发明提供的MOSFET芯片制造工艺在MOSFET芯片内部集成了多晶硅电阻，且多晶硅电阻两端分别连接于MOSFET栅极和源极，可保证MOSFET在关断时存储于栅极寄生电容中的电荷通过此电阻快速放电，从而保证MOSFET完全截止，避免了MOSFET不能被完全关断的现象，同时，也提高了MOSFET芯片的关断特性，可以大大简化MOSFET芯片的驱动电路。同时，本工艺方法通过设置两次淀积多晶硅的方式，也即轻掺杂多晶硅和重掺杂多晶硅是完全分开的工艺制作的，形成的多晶硅电阻的精度较高，MOSFET芯片具有较高的性能。
2、本发明在MOSFET芯片内部集成的多晶硅电阻，可通过调整离子注入剂量的方法实现对此电阻值的调整，工艺简单。
3、本发明集成的电阻位于MOSFET芯片内部，不需要在MOSFET芯片外围再设计连接于MOSFET栅极和源极的电阻，可节省PCB板的空间。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
Claims (8)
1.一种改善关断特性的MOSFET芯片制造工艺，其特征在于：包括以下步骤：
步骤S1：在衬底的表面生长外延层，并在所述外延层中形成沟槽，并在沟槽表面形成栅氧化层；
步骤S2：在所述沟槽内淀积重掺杂多晶硅，并去除多余的重掺杂多晶硅，将重掺杂多晶硅的高度低于沟槽的高度；
步骤S3：在外延层形成体区，并生长隔离氧化层覆盖重掺杂多晶硅及栅氧化层；
步骤S4：在隔离氧化层上淀积轻掺杂多晶硅，并去除沟槽区域的轻掺杂多晶硅；
步骤S5：在沟槽区域成型源区，并在轻掺杂多晶硅和隔离氧化层表面成型介质层；
步骤S6：在轻掺杂多晶硅的两端打孔，获得两个电阻接触孔，所述电阻接触孔依次穿过介质层及轻掺杂多晶硅，并在沟槽区域打孔，获得一个源区接触孔，所述源区接触孔依次穿过介质层、隔离氧化层、栅氧化层、源区及体区；
步骤S7：在所述电阻接触孔内成型第一金属连线和第二金属连线，所述源区接触孔内成型第三金属连线，将第一金属连线与第三金属连线连接，第二金属连线与栅极连接。
2.根据权利要求1所述的改善关断特性的MOSFET芯片制造工艺，其特征在于：步骤S6和步骤S7之间还包括：
步骤S100：分别在两个电阻接触孔和源区接触孔的底部成型重掺杂硅区。
3.根据权利要求2所述的改善关断特性的MOSFET芯片制造工艺，其特征在于：步骤S100中的重掺杂硅区的掺杂类型与所述轻掺杂多晶硅的掺杂类型相同。
4.根据权利要求1所述的改善关断特性的MOSFET芯片制造工艺，其特征在于：步骤S2主要包括以下步骤：
步骤S21：在沟槽区域的栅氧化层表面淀积初始多晶硅；
步骤S22：采用离子注入的工艺方法对多晶硅进行重掺杂，获得重掺杂多晶硅。
5.根据权利要求1所述的改善关断特性的MOSFET芯片制造工艺，其特征在于：步骤S2中的重掺杂多晶硅通过化学气相淀积法直接淀积重掺杂多晶硅形成。
6.根据权利要求4所述的改善关断特性的MOSFET芯片制造工艺，其特征在于：步骤S22中，通过注入硼原子，或注入磷原子和/或砷原子形成重掺杂多晶硅；
所述重掺杂多晶硅的类型与MOSFET芯片的类型相同；
原子注入的剂量为1E15-2E16原子/平方厘米。
7.根据权利要求1所述的改善关断特性的MOSFET芯片制造工艺，其特征在于：步骤S4中，在轻掺杂多晶硅中注入硼原子，或注入磷原子和/或砷原子形成轻掺杂多晶硅；
所述轻掺杂多晶硅的类型与MOSFET芯片的类型相反；
原子注入的剂量为2E13-6E14原子/平方厘米。
8.根据权利要求1所述的改善关断特性的MOSFET芯片制造工艺，其特征在于：所述体区通过离子注入和退火的工艺方法在外延层形成，所述体区的类型与MOSFET芯片类型相反；
所述源区采用光刻、离子注入和退火的工艺方法在外延层的沟槽区域形成，所述源区的类型与MOSFET芯片类型相同。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110927490.XA CN113658949B (zh) | 2021-08-12 | 2021-08-12 | 一种改善关断特性的mosfet芯片制造工艺 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110927490.XA CN113658949B (zh) | 2021-08-12 | 2021-08-12 | 一种改善关断特性的mosfet芯片制造工艺 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113658949A CN113658949A (zh) | 2021-11-16 |
| CN113658949B true CN113658949B (zh) | 2022-06-14 |
Family
ID=78479601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110927490.XA Active CN113658949B (zh) | 2021-08-12 | 2021-08-12 | 一种改善关断特性的mosfet芯片制造工艺 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113658949B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114093866B (zh) * | 2021-11-19 | 2023-03-14 | 陕西亚成微电子股份有限公司 | 集成启动装置的mosfet结构及制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6878993B2 (en) * | 2002-12-20 | 2005-04-12 | Hamza Yilmaz | Self-aligned trench MOS junction field-effect transistor for high-frequency applications |
| EP1624570A1 (en) * | 2004-08-03 | 2006-02-08 | Freescale Semiconductor Inc. (A Delaware Corp) | A semiconductor switch arrangement |
| GB2471223B (en) * | 2008-04-16 | 2013-01-23 | Bourns Inc | Current limiting surge protection device. |
| JPWO2015166654A1 (ja) * | 2014-05-01 | 2017-04-20 | パナソニックＩｐマネジメント株式会社 | 半導体装置および半導体モジュール |
| JP6769458B2 (ja) * | 2017-07-26 | 2020-10-14 | 株式会社デンソー | 半導体装置 |
| CN109273533B (zh) * | 2018-09-26 | 2021-11-16 | 中国电子科技集团公司第二十四研究所 | 一种具有自关断能力的vdmos器件结构及其制备方法 |
| CN112103186B (zh) * | 2020-09-22 | 2022-03-15 | 深圳市芯电元科技有限公司 | 一种提高沟槽mosfet元胞密度的工艺方法及沟槽mosfet结构 |
| CN112103187B (zh) * | 2020-09-22 | 2021-12-07 | 深圳市芯电元科技有限公司 | 一种提高沟槽mosfet元胞密度的工艺方法及沟槽mosfet结构 |
-
2021
- 2021-08-12 CN CN202110927490.XA patent/CN113658949B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN113658949A (zh) | 2021-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100794811B1 (ko) | 트렌치 게이트 반도체 장치 및 그 제조 방법 | |
| US7417266B1 (en) | MOSFET having a JFET embedded as a body diode | |
| JP5323359B2 (ja) | パワーｍｏｓデバイス | |
| US7964933B2 (en) | Integrated circuit including power diode | |
| JP4388017B2 (ja) | 注入されたドレインドリフト領域および厚い底部酸化物を有するトレンチｍｉｓ装置およびそれを製造するためのプロセス | |
| US7397084B2 (en) | Semiconductor device having enhanced performance and method | |
| US5663079A (en) | Method of making increased density MOS-gated semiconductor devices | |
| GB2318685A (en) | MOS gated device with self aligned cells | |
| US8093661B2 (en) | Integrated circuit device with single crystal silicon on silicide and manufacturing method | |
| JP2010500765A (ja) | Ｓｏｉ又はバルクシリコンの何れか内の内蔵バックゲートを有するｊｆｅｔ | |
| TW201906177A (zh) | 高電壓電阻器裝置及其形成方法 | |
| US20070034895A1 (en) | Folded-gate MOS transistor | |
| US20220157988A1 (en) | Power semiconductor device and fabrication method thereof | |
| US20020127831A1 (en) | Semiconductor component and method of manufacturing | |
| CN113658949B (zh) | 一种改善关断特性的mosfet芯片制造工艺 | |
| CN111370479A (zh) | 沟槽栅功率器件及其制造方法 | |
| CN113764407B (zh) | 一种改善栅极特性的mosfet芯片制造工艺 | |
| US8525256B2 (en) | Power semiconductor structure with schottky diode | |
| KR20110001893A (ko) | 우물 영역을 포함하는 전자 장치 | |
| CN116913780A (zh) | 一种屏蔽栅沟槽型mos器件结构及其制备方法 | |
| CN113658948B (zh) | 一种改善关断特性的mosfet芯片制造方法 | |
| CN113643982B (zh) | 一种改善栅极特性的mosfet芯片制造方法 | |
| CN114005789A (zh) | 一种屏蔽栅沟槽mosfet的制作方法 | |
| CN107808827B (zh) | 沟槽式功率半导体元件及其制造方法 | |
| TWI606519B (zh) | 溝槽式功率半導體元件及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |