JPWO2015166654A1 - 半導体装置および半導体モジュール - Google Patents

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Abstract

プリント配線板に搭載する部品点数を削減して、部品の搭載面積を縮小することを目的とする。本発明のＭＯＳＦＥＴ型半導体装置は、半導体基板内に形成された複数の半導体層からトランジスタが形成され、ソース電極、ゲート電極、ドレイン電極およびゲート絶縁膜とを有するＭＯＳＦＥＴ型半導体装置であって、半導体基板の第一主面上に形成される絶縁膜と、絶縁膜上に形成され、ドレイン電極と電気的に接続する抵抗膜と、抵抗膜上に形成され、面実装端子となる抵抗電極とを備えることを特徴とする。この構成により、プリント配線板に搭載する部品点数を削減して、部品の搭載面積を縮小することができ、かつ抵抗膜で発生した熱をプリント配線板側に伝えることができるため、ＭＯＳＦＥＴの熱による誤動作を防ぐことができる。

Description

本発明は、複数の電池を充電する充電回路のセルバランス回路に用いるＭＯＳＦＥＴ型の半導体装置および半導体モジュールに関する。
リチウムイオン電池等の二次電池の充放電回路において、複数の二次電池を直列接続する場合、個々の二次電池の電池電圧にバラツキが生じることがある。二次電池の電池電圧にバラツキが生じると、ある二次電池は過放電や過充電となって、その二次電池を劣化させることとなる。
このような二次電池の電池電圧のバラツキを抑制する手段として、非特許文献１では、ＭＯＳＦＥＴおよび抵抗器を、個々の二次電池に並列に接続する回路が記載されている。この回路では、個々の二次電池の電池電圧が所定の電圧以上になると、その二次電池に接続されたＭＯＳＦＥＴをオンするように制御する。ＭＯＳＦＥＴがオンすると、そのＭＯＳＦＥＴに接続された二次電池が抵抗器で放電され、電池電圧が低下する。これにより、複数の二次電池の電池電圧のバランスを調整することができて、二次電池が過充電や過放電となることを防ぎ、二次電池の劣化を防止することができる。なお、抵抗器は、その抵抗値により二次電池の放電電流値を決めるものである。
また、ＭＯＳＦＥＴがオンすると、そのＭＯＳＦＥＴに接続された抵抗器は発熱する。そのため、抵抗器とＭＯＳＦＥＴとを近接して配置させると、ＭＯＳＦＥＴが抵抗器から発生した熱によって誤作動するおそれがある。これを防止するため、非特許文献１に記載の回路では、抵抗器とＭＯＳＦＥＴとを別々に個々の部品としてプリント配線板に搭載することとしている。
さらに、電池や電池を構成する電池セル（以下、単に電池と称す）を充電する際には、直列に電池を接続し、直列に接続した電池に電圧を印加して、各電池を所定の電圧に昇圧する。直列に接続した電池を充電する場合、充電された各セルの電圧が他のセルと異なり、１つの電池が所定の電圧に達した段階で充電を停止せずに充電を続けると、その電池が過充電となる。全ての電池を所定の電圧に充電するために、１つでも電池が所定の電圧に達した場合に充電を停止し、そのセルを放電させるセルバランス回路を設ける。セルバランス回路は、複数の電池の充電中に、１つの電池が所定の電圧に達する毎に、充電を停止し、セルバランス回路の制御によりその電池のみを一定の電圧になるまで放電する。その後、再び充電を行い、全ての電池が所定の電圧になるまで、充電と放電とを繰り返す。これにより、電池を過充電な状態にすることなく、全ての電池を所定の電圧になるまで充電を行う。
以下、図２２を用いて、セルバランス回路とそれを用いた充電回路について説明する。
図２２はセルバランス回路を用いた充電回路の概略構成を示す図である。
図２２に示すように、充電回路は、直列に接続された複数の電池１２１と、複数の電池１２１に電圧を印加すると共に過充電を防止するセルバランス回路１４３とから構成される。セルバランス回路１４３は、各電池１２１の正極端子，負極端子間に接続されて電池１２１を放電させるＭＯＳＦＥＴ１２２と、ＭＯＳＦＥＴ１２２の動作を制御する制御回路と、放電電流を決定して放電電流を熱に変換する放電抵抗１２３と、ＭＯＳＦＥＴ１２２への過電流の印加を防止するチップ抵抗１２５等から構成される。
このような構成のセルバランス回路１４３は、１つの電池１２１が所定の電圧まで充電されると、充電を停止し、制御回路の制御によりその電池１２１に接続されるＭＯＳＦＥＴ１２２をＯＮさせて、その電池１２１を一定の電圧まで放電させる。一定の電圧まで放電させると、そのＭＯＳＦＥＴ１２２をＯＦＦにして放電を停止し、直列接続された電池１２１への充電を開始する。この動作を、すべての電池１２１が所定の電圧に充電するまで繰り返す。これにより、電池１２１が過充電されることを防止しながら、全ての電池１２１を所定の電圧に充電していた。
特開２００７−８５８４７号公報
トランジスタ技術２０１４年１月号、ＣＱ出版、２０１４年１月１日発行、６２頁〜６４頁
しかしながら、非特許文献１に記載の保護回路では、一つのＭＯＳＦＥＴに対して一つの抵抗器を必要とすることから、プリント配線板に搭載する部品点数が多くなり、プリント配線板に占める搭載面積が大きいという課題がある。近年において半導体部品の小型軽量化が要求されるため、このような課題を解決することは重要であるといえる。特に、民生品より信頼性が要求される自動車に搭載される部品は、部品間のハンダ等による接続箇所が増えるに従い、接続箇所のハンダ接続不良が増加するという信頼性の低下が課題であり、部品の半導体装置への取り込みが求められているが、上記の保護回路の抵抗器を素子集積度が高い半導体装置に取り込むことにより、熱源である抵抗器とＭＯＳＦＥＴの距離が短くなるため、ＭＯＳＦＥＴが抵抗器の熱によって誤作動する課題が発生する。
ここで、昨今の電池の充電においては、充電時間の短縮が求められており、その一環として、図２２のセルバランス回路１４３における放電時間の短縮が求められている。放電時間を短縮するためには、放電抵抗１２３の抵抗値を小さくし、放電電流を多くすることが必要である。
しかしながら、放電抵抗１２３の抵抗値を小さくすると発熱量が多くなる。すなわち、発熱量は消費電力に比例するが、消費電力Ｐは次の式１で決定する。
Ｐ＝ＩＶ＝Ｉ（ＩＲ）＝Ｉ２Ｒ・・・式１
ここで、Ｉは放電電流の電流値［Ａ］、Ｒは放電抵抗の抵抗値［Ω］である。
つまり、式１より、放電電流が多くなると発熱量が多くなる。そして、発熱量が多くなると、電池１２１や周辺回路に熱影響を及ぼし、特に電池１２１が発熱により発火する場合もあり、安全性の面で問題となる。そのため、温度の上昇を抑制する必要があるが、温度上昇を抑制するためには、放電抵抗１２３の抵抗値を大きくして放電電流を少なくする必要が生じる。しかし、放電抵抗１２３の抵抗値を大きくするために放電電流を少なくすると、放電効率が低下すると言う問題が生じる。このように、セルバランス回路１４３においては、放電効率と発熱量にはトレードオフの関係があるという問題点があった。
本発明は、上記課題を解決するもので、プリント配線板に搭載する部品点数を削減して、部品の搭載面積を縮小し、ＭＯＳＦＥＴが熱によって誤作動することを防止すること並びに、低温時は放電抵抗の抵抗値を小さくして放電効率を向上させ、高温になるほど抵抗値を大きくして発熱量を抑制することを目的とする。
複数の電池を充電する充電回路に用いるセルバランス回路の放電スイッチ用のＭＯＳＦＥＴが半導体基板上に集積された半導体装置であって、さらに半導体基板上に放電抵抗と、該放電抵抗の上に抵抗電極とが集積され、放電抵抗は、ＭＯＳＦＥＴのドレイン端子と接続する第一の端子面と、抵抗電極と接続する第二の端子面と、第一の端子面と第二の端子面との間を絶縁する絶縁面とを有し、第一の端子面は、ＭＯＳＦＥＴのドレイン端子と電気的に接続され、第二の端子面は、放電抵抗の上面の第一の端子面と絶縁面とを除く全ての領域で抵抗電極と接触して電気的に接続され、半導体装置は、セルバランス回路が搭載された実装基板の部品実装面にその上面が対向して搭載される時、抵抗電極は、実装基板の部品実装面上の端子接合部に電気導通可能な接合材で接合され、複数の電池の内の１つの電池の放電時は、１つの電池の両極端子である２つの端子に抵抗電極とＭＯＳＦＥＴのソース端子がそれぞれ電気的に接続され、かつＭＯＳＦＥＴのドレイン端子とソース端子との間が導通制御されることを特徴とする。
また、複数の電池を充電する充電回路に用いるセルバランス回路の放電スイッチ用のＭＯＳＦＥＴが半導体基板上に集積された半導体装置であって、さらに半導体基板上に放電抵抗が集積され、放電抵抗の一方の端子がＭＯＳＦＥＴのドレイン端子に接続され、放電抵抗の抵抗値が正の温度依存性を有し、複数の電池の内の１つの電池の放電時は、１つの電池の両極端子である２つの端子に放電抵抗の他方の端子とＭＯＳＦＥＴのソース端子がそれぞれ電気的に接続され、かつＭＯＳＦＥＴのドレイン端子とソース端子との間が導通制御されることを特徴とする。
本発明のＭＯＳＦＥＴ型半導体装置によれば、ＭＯＳＦＥＴと抵抗器として機能する抵抗膜とが一つの半導体装置内に形成されるため、これらを別々に個々の部品としてプリント配線板に搭載する場合と比較して、部品点数を削減することができ、ひいては部品の搭載面積を縮小することができる。
また、半導体装置の抵抗電極を面実装端子とし、該半導体装置をプリント配線板に接合材を用いてフリップ搭載し、放電抵抗の抵抗電極と接続する端子面は、ドレイン端子と接続する端子面と絶縁面とを除く全ての領域で抵抗電極と接触させて接触面積を広くすることにより抵抗膜で発生する熱をより効率的に熱伝導できる構成としたため、抵抗膜で発生した熱は抵抗電極を経てプリント配線板側に放熱されることとなる。抵抗電極、接合材、プリント配線を熱伝導性の高い金属等にすることで、放熱効率をさらに上げることができる。これにより、ＭＯＳＦＥＴが熱によって誤作動することを防止できる。
さらに、半導体モジュール内の抵抗やダイオードを半導体装置の取り込むことにより、半導体モジュール内の部品間のハンダ等による接続箇所を削減することができ、特に民生品より信頼性が要求される自動車に搭載される部品の故障率を下げることができる。
また、ＭＯＳＦＥＴと放電抵抗を１チップ化し、放電抵抗に正の温度依存性を持たせることにより、温度が上がるほど放電抵抗の抵抗値を大きくなり、放電抵抗の発熱量を抑えて回路の高温化を抑制することができ、また低温時には放電抵抗の抵抗値が小さくなるため放電電流が多くなり、放電効率を向上させることができる。
図１は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置を搭載した半導体モジュールを示す図である。 図２は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置と半導体モジュールの接続部分を示す図である。 図３は、本発明の実施の形態１に係る別のＭＯＳＦＥＴ型半導体装置と半導体モジュールの接続部分を示す図である。 図４は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の平面図である。 図５は、図４に示す本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置のＩＩ−ＩＩ断面図である。 図６は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の等価回路図である。 図７は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置を用いた応用例を示す図である。 図８は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の動作を示す図である。 図９は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の変形例の断面図である。 図１０は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の製造方法を示す図である。 図１１は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の変形例の平面図である。 図１２は、図１１に示す本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の変形例のＩＩＩ−ＩＩＩ断面、およびその動作を示す断面図である。 図１３は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の変形例の断面図である。 図１４は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の変形例の断面図である。 図１５は、本発明の実施の形態２に係る半導体装置の構成を示す断面図である。 図１６は、本発明の実施の形態２に係る放電抵抗における抵抗値の温度依存性を示す図である。 図１７は、本発明の実施の形態２に係るセルバランス回路の構成を示す図である。 図１８は、本発明の実施の形態３に係る半導体装置の構成を示す断面図である。 図１９は、本発明の実施の形態４に係る半導体装置の構成を示す断面図である。 図２０は、本発明の実施の形態５に係るＰチャネルトランジスタからなるセルバランス回路の構成を示す図である。 図２１は、本発明の実施の形態６に係る付属部品を備えるセルバランス回路の構成を示す図である。 図２２は、背景技術のセルバランス回路を用いた充電回路の概略構成を示す図である。 図２３は、本発明の実施の形態６におけるセルバランス回路の構成を示す図である。 図２４は、本発明の実施の形態６に係るＭＯＳＦＥＴ型半導体装置の平面図である。 図２５は、図２４に示す本発明の実施の形態６に係るＭＯＳＦＥＴ型半導体装置のＩＩＩ−ＩＩＩ断面図である。 図２６は、本発明の実施の形態６に係るＭＯＳＦＥＴ型半導体装置の動作を示す図である。 図２７は、図２４に示す本発明の実施の形態６に係るＭＯＳＦＥＴ型半導体装置のＩＩＩ−ＩＩＩ断面図である。 図２８は、本発明の実施の形態６に係るＭＯＳＦＥＴ型半導体装置の動作を示す図である。
（実施の形態１）
以下、本実施の形態１に係るＭＯＳＦＥＴ型半導体装置を搭載した半導体モジュールのＭＯＳＦＥＴ型半導体装置とプリント配線板（実装基板）との接続について、図１〜３を用いて説明する。半導体モジュールは、プリント配線板にＭＯＳＦＥＴ型半導体装置を搭載し、一体とした製品形態である。図１は、ＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）型チップサイズパッケージの半導体装置をプリント配線板に面実装した例である。図１に示すように、セルバランス回路が搭載されたプリント配線板３６０と半導体装置３００の面実装端子３５０が搭載された面とを対向するように半導体装置３００を上下反転させる。そして、プリント配線板３６０上の部品の実装された面（部品実装面）の接続端子の銅配線（端子接合部）３５２と半導体装置３００の面実装端子（抵抗電極）３５０とをハンダ（接合材）３５１を用いて接合することにより、半導体装置をプリント配線板に搭載する。
なお、ＢＧＡ型チップサイズパッケージは、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）型チップサイズパッケージであっても良い。
図２は、図１の接続部分を拡大したものである。後述する図５に対応しており、半導体装置３００の細部は図示していない。半導体装置３００は上下反転している。半導体基板３７１下には、絶縁膜３７２、抵抗膜３７３、面実装端子３５０の順に形成されている。抵抗膜３７３の平面視の形状は、楕円形を含む円形に限らず多角形である。
また、図３は、図２と同様に図１の接続部分を拡大したものであり、後述する実施例１の図９に対応しており、抵抗膜３７３の平面視の形状は、楕円形を含む円形に限らず多角形の環状である。
抵抗膜３７３の周囲は、絶縁膜３７４に覆われている。抵抗膜３７３の中央の領域を含む一部の領域は、絶縁膜３７４から露出しており、面実装端子３５０と接触している。面実装端子３５０は、半導体装置側は、抵抗膜にアルミニウムスパッタによりアルミ層３７５が形成されており、最下層にニッケル層３７６がメッキにより形成されている。
ニッケル層３７６とプリント配線板３６０上の接続端子の銅配線３５２とをハンダで接合してプリント配線板３６０上に半導体装置３００を搭載できる。
上記のような構成により、セルバランス回路に用いられる放電用の抵抗を抵抗膜として半導体装置に集積することで、プリント配線板に搭載するセルバランス回路の部品点数を削減して、部品の搭載面積を縮小することができ、かつ抵抗膜３７３で発生した熱は、面実装端子３５０、ハンダ３５１、プリント配線板３６０と伝達して放熱されるので、例えばニッケル層３７６と銅配線３５２とをワイヤー接続する場合に比べ、放電抵抗とプリント配線板の距離を短く出来、放熱経路の面積を大きく取れ、放熱経路の電極、接合材に金属等の熱伝導率の良い材料を用いることで、放電抵抗で発生した熱をプリント配線板により効率よく伝えることができる。このことにより、ＭＯＳＦＥＴの熱による誤動作を防ぐことができる。
なお、ハンダ３５１の材料は、Ｓｎ−Ｐｂ系、Ｐｂ−Ｓｎ−Ｓｂ系、Ｓｎ−Ｓｂ系、Ｓｎ−Ｐｂ−Ｂｉ系、Ｂｉ−Ｓｎ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ｐｂ−Ｃｕ系、Ｓｎ−Ｉｎ系、Ｓｎ−Ａｇ系、Ｓｎ−Ｐｂ−Ａｇ系、Ｐｂ−Ａｇ系があるが、それらに限定されない。また、銅配線３５２も、銅、鉄、ニッケル、金、アルミニウム、これらの合金等に限定されない。
以下、本実施の形態１に係るＭＯＳＦＥＴ型半導体装置について、図４〜６を用いて説明する。図４は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の平面図である。図５は、図４のＩＩ−ＩＩ線に沿って切り取った断面図を示す。図６は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の等価回路図である。本実施の形態１に係るＭＯＳＦＥＴ型半導体装置１は、図４および図５に示すように、半導体基板１０と、ソース電極Ｓと、ゲート電極Ｇと、ドレイン電極Ｄと、抵抗電極Ｒと、ゲート絶縁膜２０と、絶縁膜２１と、抵抗膜（放電抵抗）２２と、保護膜２３と、金属膜２４とを備えている。また、Ｐ型半導体層１１と、Ｎ型の拡散層１２と、Ｐ型の拡散層１３と、トレンチ１４は、半導体基板１０内に形成されている。また、半導体基板１０と、ソース電極Ｓと、ゲート電極Ｇと、ドレイン電極Ｄと、ゲート絶縁膜２０とでＭＯＳＦＥＴを構成している。具体的には、トレンチ構造の縦型ＭＯＳＦＥＴである。
ここで、本実施の形態１に係るＭＯＳＦＥＴ型半導体装置１をプリント配線板（実装基板）に搭載したときに、半導体基板１０の、プリント配線板と向かい合う面を第一主面１０ａとし、第一主面１０ａの反対側の面を第二主面１０ｂとすると、ソース電極Ｓと、ゲート電極Ｇと、ドレイン電極Ｄ、絶縁膜２１はいずれも半導体基板１０の第一主面１０ａ上に形成されている。絶縁膜２１上には、抵抗器として機能する抵抗膜２２が形成され、さらに抵抗膜２２上には抵抗電極Ｒが形成されている。図１〜３の半導体装置は、プリント配線板と向かい合う第一主面１０ａを下にして説明したが、図５以降の半導体装置は、第一主面１０ａを上にして説明する。
すなわち、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄ、抵抗電極Ｒのいずれもが第一主面１０ａ側に形成されており、プリント配線板にフリップ搭載して面実装する時に接合する端子となる。そのため、ワイヤー配線等を用いることなく、リフロー等によりＭＯＳＦＥＴ型半導体装置１をプリント配線板に搭載することができる。
また、抵抗膜２２はドレイン電極Ｄと直接接続されている。そして、ドレイン電極Ｄは、図５および図６に示すように、抵抗膜２２を介して抵抗電極Ｒと電気的に接続されている。
半導体基板１０における、ソース電極Ｓの下層領域には、第二主面１０ｂ側から第一主面１０ａ側の方向に、Ｐ型半導体層１１、Ｎ型の拡散層１２、Ｐ型の拡散層１３の順番に形成されており、ドレイン電極Ｄおよび絶縁膜２１の下層領域には、Ｐ型半導体層１１のみが形成されている。抵抗膜２２とＰ型半導体層１１と間には、絶縁膜２１が介在することとなるため、Ｐ型半導体層１１と抵抗膜２２とが電気的に絶縁される。
半導体基板１０のトレンチ１４は、図５に示すように、第一主面１０ａからＰ型の拡散層１３およびＮ型の拡散層１２を通って、Ｐ型半導体層１１まで到達するように形成されている。また、トレンチ１４の平面視の長さは、図４に示すように、半導体基板１０の、ゲート電極Ｇが形成される領域からソース電極Ｓの下層領域まで伸長するように形成されている。
トレンチ１４の内側表面にゲート絶縁膜２０が形成され、ゲート絶縁膜２０のさらに内部にゲート電極Ｇが形成されている。すなわち、ゲート電極Ｇはゲート絶縁膜２０を挟んでＮ型の拡散層１２と向かい合っている。
保護膜２３は、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄ、抵抗電極Ｒの少なくとも一部が保護膜２３から露出するように開口し、第一主面１０ａ側のＭＯＳＦＥＴ型半導体装置の表面を覆っている。例えば、図４に示すように、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄ、抵抗電極Ｒは、半導体基板１０の第一主面１０ａ側において、いずれも保護膜２３から円形状に露出する。
金属膜２４は、低抵抗の金属部材で半導体基板１０の第二主面１０ｂに形成されており、ソース電極Ｓから半導体基板１０の第二主面１０ｂ側に流れた電流を、エネルギー効率よくドレイン電極Ｄへと導通させるよう機能する。
図７は、本実施の形態１に係るＭＯＳＦＥＴ型半導体装置１の応用例であって、二つの二次電池Ｂ１、Ｂ２が直列接続された回路に、本実施の形態１に係るＭＯＳＦＥＴ型半導体装置１を並列に接続した回路を示す。
例えば、二次電池Ｂ１の電池電圧が所定の電圧以上になると、二次電池Ｂ１に接続されたＭＯＳＦＥＴ型半導体装置１のＭＯＳＦＥＴをオンするように制御される。ＭＯＳＦＥＴがオンすると、二次電池Ｂ１は抵抗器として機能する抵抗膜２２で放電され、二次電池Ｂ１の電池電圧が低下する。一方、他方の二次電池Ｂ２の電池電圧が所定の電圧未満であると、二次電池Ｂ２に接続されたＭＯＳＦＥＴはオフとなるように制御される。ＭＯＳＦＥＴがオフ状態の場合、二次電池Ｂ２は、抵抗膜２２で放電されることなく、図示しない充電回路において充電される。すなわち、二つのＭＯＳＦＥＴのオンオフを制御することにより、二つの二次電池Ｂ１、Ｂ２のいずれか一方のみを充電することができる。
これにより、電池電圧のバランスを調整することができ、二次電池Ｂ１、Ｂ２が過充電や過放電となることを防ぎ、二次電池の劣化を防止することができる。二次電池を二つ以上直列に接続する場合は、その数に応じて個々の二次電池に対して本実施の形態１に係るＭＯＳＦＥＴ型半導体装置１を並列に接続すればよい。なお、二次電池Ｂ１に接続されたＭＯＳＦＥＴがオンの場合、電流Ｉは二次電池Ｂ１の正極端子からＭＯＳＦＥＴおよび抵抗膜２２を通過して二次電池Ｂ１の負極端子へと流れることとなる。電流Ｉの電流値は抵抗膜２２の抵抗値により決められる。
本実施の形態１に係るＭＯＳＦＥＴ型半導体装置１では、半導体基板１０、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄおよびゲート絶縁膜２０とで構成されるＭＯＳＦＥＴと、抵抗器として機能する抵抗膜２２とが一つの半導体装置内に形成されている。そのため、これらを別々に個々の部品としてプリント配線板に搭載する場合と比較して、部品点数を削減することができ、部品の搭載面積を縮小することができる。
次に、本実施の形態１に係るＭＯＳＦＥＴ型半導体装置の動作を図８を用いて説明する。図８に示すように、ゲート電極Ｇに電圧が印加されると、トレンチ１４の周辺のＮ型の拡散層１２に反転層１２ａが形成される。そして、ソース電極Ｓに流れた電流Ｉは、Ｐ型の拡散層１３、反転層１２ａ、Ｐ型半導体層１１、金属膜２４、Ｐ型半導体層１１を経てドレイン電極Ｄへと流れることとなる。
また、前述したように、ドレイン電極Ｄは、抵抗膜２２を介して、抵抗電極Ｒと電気的に接続されている。そのため、ドレイン電極Ｄに流れた電流Ｉは、抵抗膜２２を介して抵抗電極Ｒへと流れる。そして、抵抗電極Ｒは面実装端子であることから、電流Ｉが抵抗膜２２を通過した際に発生した熱は、抵抗電極Ｒを経てプリント配線板側に放熱されることとなり、ＭＯＳＦＥＴが熱せられて誤作動することを防止できる。
なお、図４および図５に示すように、抵抗電極Ｒは、抵抗膜２２上の一部の領域（抵抗電極と接続する第二の端子面）に形成され、ドレイン電極Ｄは、その一部の領域の周囲の領域を含んで形成され、抵抗膜２２上の一部の領域の周囲の領域（ＭＯＳＦＥＴのドレイン端子と接続する第一の端子面）に形成されるドレイン電極Ｄは、抵抗電極Ｒと絶縁膜等で離間した状態（絶縁面）で抵抗電極Ｒの周囲を囲むように形成されることが好ましい。すなわち、抵抗膜２２は、平面視で全周に渡って抵抗電極Ｒからはみ出して形成され、ドレイン電極Ｄは、第一主面１０ａ上に接触して形成されるだけでなく、抵抗膜２２上の、抵抗電極Ｒからはみ出した部分上にも形成され、抵抗膜２２上の抵抗電極Ｒからはみ出した部分上に形成されたドレイン電極Ｄが、抵抗電極Ｒと離間した状態で抵抗電極Ｒの周囲を囲むように形成される。この場合、ドレイン電極Ｄから抵抗膜２２を経由して抵抗電極Ｒに流れる電流は、抵抗電極Ｒの周囲に形成されたドレイン電極Ｄから全方位に渡って広い電流経路で流れ込むので、抵抗膜２２で発生する熱を全方位の抵抗電極Ｒから効率的に放熱することができる。本発明の半導体装置の一態様として、抵抗電極と接続する端子面は、放電抵抗の上面のＭＯＳＦＥＴのドレイン端子と接続する端子面と絶縁面とを除く全ての領域で抵抗電極と接触して電気的に接続されていてもよい。ここで全周、全方位や全ての領域とは、必ずしも連続している必要は無く、ドレイン電極Ｄと抵抗電極Ｒの間の電流経路が広くなるようにドレイン電極Ｄが形成されていれば良い。
図９は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の変形例の断面図である。さらに、図９に示すように、抵抗膜２２は環状であって、抵抗電極Ｒと全周に渡って接触するようにしても良い。すなわち、抵抗膜２２はその中央部が開口しており、抵抗電極Ｒは、抵抗膜２２の上面の全周、および抵抗膜２２の開口した内側の側面の全周と接触する。この場合でも、ドレイン電極Ｄから抵抗膜２２を経由して抵抗電極Ｒに流れる電流は、抵抗電極Ｒの周囲に形成されたドレイン電極Ｄから全方位に渡って広い電流経路で流れ込むので、抵抗膜２２で発生する熱を全方位の抵抗電極Ｒから効率的に放熱することができるが、抵抗電極Ｒが抵抗膜２２の開口した内側の側面の全周と接触しているので、より効率的に放熱することができる。
本発明の半導体装置の一態様として、ドレイン電極Ｄと抵抗電極Ｒとを離間する絶縁膜は、抵抗膜２２の上面だけでなく側面の一部を覆っていてもよい。
さらに、抵抗膜２２を円形状とすると、ドレイン電極Ｄと抵抗電極Ｒとの間の電流は、全方位から均等に流れ込むため、より効率的に熱を分散させることができるため好適である。ここで、円形状とは、図５のように抵抗膜２２が開口部を有しない場合は、円板形状を意味し、図９のように抵抗膜が開口部を有する環状である場合は、円環形状を意味する。
本発明の半導体装置の一態様として、抵抗膜の平面視の形状は、楕円形を含む円形に限らず多角形であってもよい。
次に、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の製造方法について、図１０を用いて説明する。まず、図１０の（ａ）に示すように、全領域がＰ型半導体層１１である半導体基板１０を準備する。本実施の形態１では、Ｐ＋＋型シリコン層１１ａを用い、その一方の面をエピタキシャル成長させて、Ｐ−型エピタキシャル成長層１１ｂを得る。このとき、Ｐ型半導体層１１は、Ｐ＋＋型シリコン層１１ａとＰ−型エピタキシャル成長層１１ｂとの２層構造となる。ここで、半導体基板１０の、Ｐ−型エピタキシャル成長層１１ｂ側の面を第一主面１０ａ、反対側の面を第二主面１０ｂとする。
そして、図１０の（ｂ）に示すように、半導体基板１０の第一主面１０ａの、ドレイン電極を形成する予定の箇所に、ボロンのイオン注入を行い、ドライブイン拡散を行ってＰ＋型拡散層１１ｃを形成する。これにより、Ｐ型半導体層１１はＰ＋＋型シリコン層１１ａと、Ｐ−型エピタキシャル成長層１１ｂと、Ｐ＋型拡散層１１ｃとの３層構造となる。このＰ＋型拡散層１１ｃは、第二主面１０ｂ側に流れた電流を第一主面１０ａ側に引き戻すために設けられるものであって、ＭＯＳＦＥＴのオン抵抗を低下させるため低抵抗であることが要求される。ボロンのドープ濃度を高くすることによってＰ＋型拡散層１１ｃの抵抗値を低くすることができる。
次に、図１０の（ｃ）に示すように、半導体基板１０の第一主面１０ａの、ソース電極を形成する予定の箇所に、Ｎ型の拡散層１２を形成する。具体的には、ソース電極を形成する予定の箇所以外の箇所をマスキングで覆った状態で、半導体基板１０の第一主面１０ａにリンのイオン注入を行えば、半導体基板１０の第一主面１０ａのソース電極を形成する予定の箇所にＮ型の拡散層１２を形成することができる。
その後、図１０の（ｄ）に示すように、半導体基板１０の第一主面１０ａの、ゲート電極を形成する予定の箇所にトレンチ１４を形成する。具体的には、ドライエッチング等によって形成する。ここで、トレンチ１４がＮ型の拡散層１２およびＰ型半導体層１１にまたがるように、すなわち、トレンチ１４の底面がＰ型半導体層１１と接触するように、トレンチ１４を形成する。
そして、図１０の（ｅ）に示すように、トレンチ１４の内側表面にゲート絶縁膜２０を形成する。具体的には、トレンチの内側表面を熱酸化させることによりゲート絶縁膜２０としての酸化膜を形成する。
次に、図１０の（ｆ）に示すように、半導体基板１０の第一主面１０ａの、ソース電極が形成される予定の箇所にＰ型の拡散層１３を形成する。具体的には、その箇所にボロンのイオン注入を行うことによって、既に形成されたＮ型の拡散層１２が反転されてＰ型の拡散層１３となる。ボロンのイオン注入量は、Ｎ型の拡散層１２を反転できるように調整しておく。また、Ｐ型の拡散層１３は、Ｐ型半導体層１１の領域までは到達しないようにしておく。
そして、図１０の（ｇ）に示すように、半導体基板１０の第一主面１０ａ上に、ソース電極、ゲート電極、ドレイン電極が形成される箇所を開口して絶縁膜２１を形成する。具体的には、半導体基板１０の第一主面１０ａの開口された箇所を熱酸化させることにより絶縁膜２１を形成する。そして、絶縁膜２１上に抵抗膜２２を形成する。具体的には、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により抵抗膜２２としての多結晶シリコン膜を形成する。
その後、図１０の（ｈ）に示すように、ゲート電極Ｇをゲート絶縁膜２０の内側に形成し、ソース電極Ｓを半導体基板１０のＰ型の拡散層１３上に形成し、ドレイン電極ＤをＰ＋型拡散層１１ｃ上および抵抗膜２２上に形成し、抵抗電極Ｒを抵抗膜２２上に形成する。このとき、ドレイン電極Ｄは、抵抗膜２２を介して電気的に接続されるように形成する必要がある。各電極の材料は例えばアルミニウムであって、スパッタ等により形成することができる。
最後に、図１０の（ｉ）に示すように、半導体基板１０の第一主面１０ａ側の所定箇所に保護膜２３を形成し、半導体基板１０の、第一主面１０ａと反対側の面である第二主面１０ｂの全面に金属膜２４を形成する。保護膜２３は、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄ、抵抗電極Ｒの少なくとも一部が保護膜２３から露出するよう開口するように形成される。具体的には、保護膜２３は塗布によって形成し、金属膜２４は、例えばアルミニウム等の金属を蒸着することによって形成することができる。
この構成により、半導体装置の製造工程中に、抵抗器として機能する抵抗膜２２を形成するため、抵抗器を別途用意する必要がなく、従来の製造方法と比較してコストを低下させることができる。さらに、抵抗膜２２は半導体装置の製造工程中に形成されるものであるため、従来の抵抗器と比較して、抵抗値を精密に制御することができる。
また、抵抗膜２２は面実装端子であるドレイン電極Ｄと抵抗電極Ｒとの間に形成されているため、ドレイン電極Ｄと抵抗電極Ｒの間の抵抗値を計測すれば、その抵抗値が抵抗膜２２の抵抗値となるため、容易に抵抗膜２２の抵抗値を計測することができる。
本実施の形態１に係るＭＯＳＦＥＴ型半導体装置およびその製造方法によれば、半導体基板１０、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄおよびゲート絶縁膜２０とで構成されるＭＯＳＦＥＴと、抵抗器として機能する抵抗膜２２とが一つの半導体装置内に形成されているため、これらを別々に個々の部品としてプリント配線板に搭載する場合と比較して、部品点数を削減することができ、部品の搭載面積を縮小することができる。
さらに、ドレイン電極Ｄは、抵抗膜２２を介して抵抗電極Ｒと電気的に接続されているため、ドレイン電極Ｄに流れた電流は、抵抗膜２２を介して抵抗電極Ｒへと流れる。そして、抵抗電極Ｒは面実装端子であることから、電流Ｉが抵抗膜２２を通過した際に発生した熱は抵抗電極Ｒを経てプリント配線板側に放熱されることとなり、ＭＯＳＦＥＴが熱せられて誤作動することを防止できる。
なお、本実施の形態１では、半導体基板１０にＰ型半導体層１１、Ｎ型の拡散層１２、Ｐ型の拡散層１３を形成する場合を述べたが、これらのチャネルを全て反転してもよい。すなわち、本実施の形態１のＰ型半導体層１１、Ｎ型の拡散層１２、Ｐ型の拡散層１３に代えて、Ｎ型半導体層、Ｐ型の拡散層、Ｎ型の拡散層をそれぞれ用いても良い。
また、図１１は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の変形例の平面図である。本実施の形態１では、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄ、抵抗電極Ｒを、保護膜２３から円形状に露出する場合を述べたが、これに限られず、例えば図１１に示すように、四角形状に露出させても良い。
また、図１２は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の図１１の変形例のＩＩＩ−ＩＩＩ断面図、およびその動作を示す図である。本実施の形態１に係るＭＯＳＦＥＴ型半導体装置、およびその製造方法の図１０の（ｉ）の工程においては、半導体基板１０の第二主面１０ｂに金属膜２４を形成する場合を述べたが、金属膜は形成されていなくともよい。その場合、ゲート電極Ｇに電圧が印加されると、図１２に示すように、ソース電極Ｓに流れた電流は、Ｐ型の拡散層１３、反転層１２ａ、Ｐ型半導体層１１、ドレイン電極Ｄ、抵抗膜２２を経て抵抗電極Ｒへと流れることとなる。
例えば、図１３は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の変形例の断面図である。図１３に示すＭＯＳＦＥＴ型半導体装置は、半導体基板１０の第一主面１０ａ側にドレイン電極Ｄと抵抗電極Ｒとが形成されて面実装端子となっており、第二主面１０ｂ側にソース電極Ｓとゲート電極Ｇとが形成されている。そして、半導体基板１０における、ソース電極Ｓとドレイン電極Ｄとの間の領域には、第二主面１０ｂから第一主面１０ａの方向に、Ｐ型の拡散層１３、Ｎ型の拡散層１２、Ｐ型半導体層１１の順番に形成され、トレンチ１４は、半導体基板１０の第二主面１０ｂからＰ型の拡散層１３、Ｎ型の拡散層１２、Ｐ型半導体層１１に渡って形成される。なお、各電極が第一主面１０ａおよび第二主面１０ｂの両側に形成されているため、保護膜２３も両側に形成される。この場合、ゲート電極Ｇに電圧が印加されると、トレンチ１４の周辺のＮ型の拡散層１２に反転層が形成されて、ソース電極Ｓに流れる電流Ｉは、Ｐ型の拡散層１３、Ｎ型の拡散層１２の反転層、Ｐ型半導体層１１、ドレイン電極Ｄ、抵抗膜２２を経て抵抗電極Ｒへと流れることとなる。
また、本実施の形態１では、トレンチ構造の縦型ＭＯＳＦＥＴを用いる場合を述べたが、これに限らず、プレーナ構造であってもよく、横型であってもよい。例えば、図１４は、本発明の実施の形態１に係るＭＯＳＦＥＴ型半導体装置の変形例の断面図である。図１４に示すＭＯＳＦＥＴ型半導体装置では、第一主面１０ａ上にソース電極Ｓ、ドレイン電極Ｄ、ゲート絶縁膜２０、絶縁膜２１が形成され、ゲート絶縁膜２０上にゲート電極が形成され、絶縁膜２１上に抵抗膜２２が形成され、抵抗膜２２上に抵抗電極Ｒが形成されている。そして、半導体基板１０における、ソース電極Ｓおよびドレイン電極Ｄの下層領域には、第二主面１０ｂから第一主面１０ａの方向に、Ｎ型の拡散層１２、Ｐ型半導体層１１の順番に形成され、ゲート絶縁膜２０および絶縁膜２１の下層領域には、Ｐ型半導体層１１が形成されている。ただし、Ｐ型半導体層１１とＮ型の拡散層１２のチャネルを反転させてもよい。なお、Ｐ型の拡散層１３およびトレンチ１４は形成されない。この場合、ゲート電極Ｇに電圧が印加されると、ゲート絶縁膜２０の直下のＰ型半導体層１１に反転層が形成され、ソース電極Ｓに流れた電流Ｉは、Ｎ型の拡散層１２、Ｐ型半導体層１１の反転層、Ｎ型の拡散層１２、ドレイン電極Ｄ、抵抗膜２２を経て抵抗電極Ｒへと流れることとなる。
また、本実施の形態１では、ソース電極Ｓとゲート電極Ｇとドレイン電極Ｄと抵抗電極Ｒのいずれもが面実装端子である場合を述べたが、これに限られず、少なくとも抵抗電極Ｒが面実装端子であればよい。
また、本実施の形態１では、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄおよび抵抗電極Ｒをそれぞれ一つずつ形成する場合を述べたが、これに限られず、ソース‐ドレイン間の電流値と、それを安定させる抵抗器の抵抗値に応じて、それぞれ複数形成しても良い。
（実施の形態２）
セルバランス回路において、本発明の半導体装置は、ＭＯＳＦＥＴ等のスイッチング用の半導体素子と放電抵抗とを１チップに集積されてなる。そして、放電抵抗をポリシリコン（多結晶シリコン膜）で形成し、ポリシリコンに注入する不純物イオンのドーズ量を調整することにより、放電抵抗に正の温度依存性を持たせ、その依存性を調整することを特徴とする。通常のポリシリコンでは、抵抗値は負の温度依存性またはわずかな温度依存性しか有さない。ポリシリコンにボロン等の不純物イオンを注入することにより、ポリシリコンの抵抗値は正の温度依存性を示し、注入量によりその傾きを調整することができる。このように、放電抵抗を、低温時には抵抗値を小さく、高温時には抵抗値を大きくすることができ、低温時には低抵抗のために放電電流が多くなり放電効率を向上でき、高温時には抵抗値が高くなるため、発熱量を抑えて回路の高温化を抑制することができる。
なお、放電抵抗は、半導体素子のドレイン側に設けられるため、半導体素子のドレイン端子と隣接して形成することが好ましい。また、放電抵抗はポリシリコンに限らず、不純物濃度が調整された拡散抵抗を用いることもできる。
以下、図面を用いて、本発明の半導体装置およびその製造方法について、半導体素子がＭＯＳＦＥＴである場合を例に説明する。
まず、図１５〜図１７を用いて、実施の形態２における半導体装置およびその製造方法について説明する。
図１５は実施の形態２における半導体装置の構成を示す断面図、図１６は本発明の放電抵抗における抵抗値の温度依存性を示す図、図１７は実施の形態２におけるセルバランス回路の構成を示す図である。
図１５に示すように、実施の形態２における半導体装置１２６は、放電抵抗部１０１と半導体素子部１０２とから構成される。半導体素子部１０２は、縦型ＭＯＳＦＥＴを構成するＭＯＳＦＥＴ部１０３とＭＯＳＦＥＴのドレインをＭＯＳＦＥＴの形成される半導体基板１０４の表面１０５に引き出すドレイン引き出し部１０６とから構成される。
ＭＯＳＦＥＴ部１０３は、Ｎ型の半導体基板１０４の表面１０５の一部に形成されボディ部となるＰ型の拡散層１０７と、Ｐ型の拡散層１０７内のＮ型の半導体基板１０４の表面１０５の一部に形成されソース部となるＮ型の拡散層１０８と、半導体基板１０４の表面１０５から、Ｎ型の拡散層１０８，Ｐ型の拡散層１０７を貫通するゲートトレンチ１０９を備える。Ｎ型の拡散層１０８は、半導体基板１０４の表面１０５上に形成されるソース端子１１０と導通される。ゲートトレンチ１０９は、半導体基板１０４の表面１０５上に形成され、ソース端子１１０と絶縁して形成されるゲート端子（図示せず）と導通される。半導体基板１０４の表面１０５に対する裏面１１１には、高濃度Ｎ型の拡散層１１２が形成される。
ドレイン引き出し部１０６は、Ｎ型の半導体基板１０４のＭＯＳＦＥＴ部１０３と隣接する領域に形成される。ドレイン引き出し部１０６では、Ｎ型の半導体基板１０４の表面１０５の少なくとも一部にＮ型の拡散層１１３が形成される。ドレイン引き出し部１０６では、ＭＯＳＦＥＴ部１０３においてソース端子１１０からＮ型の拡散層１０８，Ｐ型の拡散層１０７を介してＮ型の半導体基板１０４に流れる電子が、高濃度Ｎ型の拡散層１１２を介して、Ｎ型の半導体基板１０４，Ｎ型の拡散層１１３を通って半導体基板１０４の表面１０５に引き出される。Ｎ型の拡散層１１３は、半導体基板１０４の表面１０５上に形成されるドレイン端子１１４と導通される。なお、ソース端子１１０，ゲート端子（図示せず），ドレイン端子１１４は、Ｎ型の半導体基板１０４の表面１０５上で、絶縁膜１１５により互いに絶縁され、絶縁膜１１５上に延出している。
このような構成のＭＯＳＦＥＴ部１０３およびドレイン引き出し部１０６で半導体素子部１０２が形成されている。
放電抵抗部１０１は、Ｎ型の半導体基板１０４の半導体素子部１０２に隣接する領域、好ましくはドレイン引き出し部１０６に隣接する領域に形成される。放電抵抗部１０１は、Ｎ型の半導体基板１０４の表面１０５上の絶縁膜１１５中に、ポリシリコンからなる抵抗領域１１６が形成される。抵抗領域１１６の両端は、それぞれ絶縁膜１１５上に形成される抵抗端子１１７，抵抗端子１１８と接続される。
本発明の特徴は抵抗領域１１６に不純物イオンの注入を行い、図１６の温度と抵抗値の関係を示す線１１９に示すように、抵抗領域１１６のポリシリコンの抵抗値に正の温度依存性を持たせることである。また、正の温度依存性の傾きａは、ポリシリコンに対して注入する不純物イオンの種類、不純物イオンの加速エネルギー、不純物イオンの注入ドーズ量、不純物イオンの注入後に行うアニールのアニール温度、およびアニール時の雰囲気のいずれかまたはこれらを組み合わせて調整することにより定めることができる。通常のポリシリコンでは、温度と抵抗値の関係を示す線１２０に示すように、抵抗値は温度にほとんど依存せず一定であったり、温度の上昇に伴い抵抗値が低下する負の温度依存性を示す。本発明では、ポリシリコンに不純物イオンの注入等を行うことにより、抵抗値に正の温度依存性も持たせ、放電抵抗を、低温時には抵抗値を小さくし、高温時には抵抗値を大きくすることができる。そのため、低温時には放電抵抗が低抵抗となるために放電電流が多くできて放電効率を向上でき、高温時には抵抗値が高くなるため、発熱量を抑えて回路の高温化を抑制することができる。
例えば、まず、Ｎ型の半導体基板１０４に、Ｐ型の拡散層１０７，Ｎ型の拡散層１０８，ゲートトレンチ１０９，高濃度Ｎ型の拡散層１１２，Ｎ型の拡散層１１３を形成した後、表面１０５上に、絶縁膜１１５の一部を形成する。その後、放電抵抗部１０１の絶縁膜１１５の一部上に厚さ１００ｎｍ以上５００ｎｍ以下のポリシリコンの抵抗領域１１６を形成する。次に、抵抗領域１１６にドーズ量５×１０１５／ｃｍ２以上５×１０１６／ｃｍ２以下のボロンイオンを注入する。次に、絶縁膜１１５の残りを形成する。最後に、絶縁膜１１５を選択的にエッチングした後、ソース端子１１０，ゲート端子（図示せず），ドレイン端子１１４，抵抗端子１１７および抵抗端子１１８を形成する。このとき、ドレイン端子１１４と抵抗端子１１８とを導通させる。このように、ポリシリコンの膜厚をできるだけ薄く、例えば３００ｎｍ以下とし、ボロンイオンの注入をドーズ量１×１０１６／ｃｍ２とすることが好ましい。
以上で説明したように、ボロンイオンを注入することにより、ポリシリコンの抵抗領域１１６の抵抗値は正の温度依存性を持ち、周辺温度が２５℃における抵抗Ｒ１は２５Ωとなり、周辺温度が７５℃における抵抗Ｒ２は５０Ωとなる。そのため、周辺温度が２５℃等の低温時の消費電力Ｐは、電池電圧Ｖが５Ｖであるとすると、Ｐ＝ＩＶ＝Ｖ２／Ｒ１＝５２／２５＝１［Ｗ］となる。また、周辺温度が７５℃等の高温時の消費電力Ｐは、電池電圧Ｖが５Ｖであるとすると、Ｐ＝ＩＶ＝Ｖ２／Ｒ２＝５２／５０＝０．５［Ｗ］となる。そのため、低温時には、抵抗が低く、消費電力を高くできるので、放電効率を高くすることができる。逆に、高温時には、抵抗が高く、消費電力を低くできるので、発熱を抑制することができる。
以上の半導体装置のセルバランス回路の構成について、図１７を用いて説明する。
図１７に示すように、直列に接続された複数の電池１２１を充電する充電回路において、各電池１２１に並列にＭＯＳＦＥＴ１２２を配置する。また、各ＭＯＳＦＥＴ１２２のドレイン側には放電抵抗１２３が直列接続される。さらに、制御回路１２４の出力が一対一でＭＯＳＦＥＴ１２２のゲートに接続される。ゲートと制御回路１２４との間に、ノイズを除去し、瞬時電流を防止するチップ抵抗１２５をさらに設けても良い。制御回路１２４は、各電池１２１の電圧をモニターし、１つでも電池１２１の電圧が所定の電圧を超えると充電を中止し、所定の電圧を超えた電池１２１のみを放電させるように、所定の電圧を超えた電池１２１に接続されるＭＯＳＦＥＴ１２２に対してイネーブル信号を出力する。このような充電回路において、ＭＯＳＦＥＴ１２２，放電抵抗１２３，制御回路１２４および必要に応じてチップ抵抗１２５でセルバランス回路１４３を構成する。
このような構成のセルバランス回路１４３は、１つの電池１２１が所定の電圧として例えば５Ｖまで充電されると、充電を停止し、制御回路１２４の制御によりその電池１２１に接続されるＭＯＳＦＥＴ１２２をＯＮさせて、その電池１２１を一定の電圧である例えば４．５Ｖまで放電させる。その電池１２１を４．５Ｖまで放電させると、そのＭＯＳＦＥＴ１２２をＯＦＦにして放電を停止し、直列接続された電池１２１への充電を再開する。この動作を、すべての電池１２１が５Ｖに充電されるまで繰り返す。これにより、電池１２１が過充電されることを抑制しながら、全ての電池１２１を５Ｖに充電することができる。
ここで、図１５に示すように、実施の形態２における半導体装置１２６は、ＭＯＳＦＥＴ１２２と放電抵抗１２３とを集積した構成であり、半導体素子部１０２がＭＯＳＦＥＴ１２２に対応する。このように、ＭＯＳＦＥＴ１２２と放電抵抗１２３とを集積化することにより、部品点数が削減され、実装面積が低減でき、セルバランス回路１４３の実装が容易となり、部品の品質保証も向上される。例えば、自動車のモータ駆動用電源等の多くの電池セルを搭載する電源の場合、仮に電池セルが１００個あるとすると、ＭＯＳＦＥＴ１２２と放電抵抗１２３とは、それぞれ１００個必要となり、２００個の部品が必要となる。ＭＯＳＦＥＴ１２２と放電抵抗１２３とを集積化することにより、部品点数を１００個に抑制することができる。
また、上述のように、放電抵抗１２３の抵抗値に正の温度依存性を持たせることにより、低温時には、抵抗が低く、消費電力を高くできるので、放電効率を高くすることができ、高温時には、抵抗が高く、消費電力を低くできるので、発熱を抑制することができる。
（実施の形態３）
次に、図１８を用いて、実施の形態３における半導体装置およびその製造方法について説明する。
図１８は実施の形態３における半導体装置の構成を示す断面図である。
実施の形態２における半導体装置では放電抵抗としてポリシリコンを用いたが、実施の形態３における半導体装置では、放電抵抗として半導体基板に形成した拡散層の拡散抵抗を用いることが特徴である。
図１８に示すように、実施の形態３における半導体装置１２８においても、半導体素子部１０２の構成は実施の形態２における半導体装置における半導体素子部１０２と同様であり、説明を省略する。放電抵抗部１２７は、半導体基板１０４の表面１０５の少なくとも一部にＰ型の拡散層１２９を形成し、Ｐ型の拡散層１２９中の半導体基板１０４の表面１０５の少なくとも一部にＮ型の拡散層１３０を形成する。そして、Ｎ型の拡散層１３０の両端部を抵抗端子１１７，抵抗端子１１８と導通させる構成である。このＮ型の拡散層１３０が抵抗領域となる。
このような構成の半導体装置において、抵抗領域であるＮ型の拡散層１３０の不純物濃度を調整することにより、Ｎ型の拡散層１３０の抵抗値の正の温度依存性を調整することができる。放電抵抗であるＮ型の拡散層１３０の抵抗値に正の温度依存性を持たせることにより、低温時には、抵抗が低く、消費電力を高くできるので、放電効率を高くすることができ、高温時には、抵抗が高く、消費電力を低くできるので、発熱を抑制することができる。
また、実施の形態２と同様に、実施の形態３における半導体装置１２８の半導体素子部１０２と放電抵抗部１２７とは、それぞれ、図１７におけるＭＯＳＦＥＴ１２２と放電抵抗１２３とを集積したものに対応する。そのため、実施の形態１と同様に、部品点数が削減され、実装面積が低減でき、セルバランス回路の実装が容易となり、部品の品質保証も向上される。
（実施の形態４）
次に、図１９を用いて、実施の形態４における半導体装置およびその製造方法について説明する。
図１９は実施の形態４における半導体装置の構成を示す断面図である。
実施の形態２，３では半導体素子部として縦型のＭＯＳＦＥＴを用いたが、実施の形態４では、実施の形態２，３における縦型のＭＯＳＦＥＴに代わり横型のＭＯＳＦＥＴを用いることが特徴である。
図１９に示すように、実施の形態４における半導体装置１３１の半導体素子部１３２は、半導体基板１０４の表面１０５の一部にＰ型の拡散層１３３を形成し、Ｐ型の拡散層１３３中の半導体基板１０４の表面１０５の一部に互いに離間された２つのＮ型の拡散層１３４を形成する。さらに、半導体基板１０４の表面１０５上の２つのＮ型の拡散層１３４の間隔の上部に酸化絶縁膜１３５を形成し、酸化絶縁膜１３５上にゲート金属膜１３６を形成する。そして、絶縁膜１１５で互いに絶縁しながら、Ｎ型の拡散層１３４の一方と導通するソース端子１３７，Ｎ型の拡散層１３４の他方と導通するドレイン端子１３８，ゲート金属膜１３６と導通するゲート端子１３９を形成する。
図１９において、放電抵抗部１０１は、図１５に示す実施の形態２の半導体装置における放電抵抗部１０１と同様であり、説明は省略するが、実施の形態１と同様に、抵抗端子１１８は、ドレイン端子１３８と導通される。
このように、実施の形態４における半導体装置１３１においても、放電抵抗部１０１の抵抗領域１１６のポリシリコンに、不純物イオンの注入を行うことにより、抵抗値に正の温度依存性も持たせ、放電抵抗を、低温時には抵抗値を小さくし、高温時には抵抗値を大きくすることができる。そのため、低温時には放電抵抗が低抵抗となるために放電電流が多くできて放電効率を向上でき、高温時には抵抗値が高くなるため、発熱量を抑えて回路の高温化を抑制することができる。また、実施の形態１と同様に、ＭＯＳＦＥＴと放電抵抗が集積されるため、部品点数が削減され、実装面積が低減でき、セルバランス回路の実装が容易となり、部品の品質保証も向上される。
なお、図１９では、放電抵抗部として、実施の形態１におけるポリシリコンによる放電抵抗部１０１を設けた例を示しているが、実施の形態２のように、拡散抵抗による放電抵抗部１２７を設けることもできる。
（実施の形態５）
次に、図２０を用いて、実施の形態５として、本発明の半導体装置を備えるセルバランス回路の構成例を説明する。
図２０はＰチャネルトランジスタからなるセルバランス回路の構成を示す図である。
以上の実施の形態２〜４では、半導体素子部におけるＭＯＳＦＥＴとして、ＮチャネルＭＯＳＦＥＴを例に説明した。図２０の半導体装置においては、半導体基板および拡散層の導電型を逆にすることにより、ＭＯＳＦＥＴをＰチャネルＭＯＳＦＥＴとする。この場合にも、放電抵抗である放電領域はＭＯＳＦＥＴのドレインと接続する。
図２０に示す充電回路において、図１７に示す実施の形態２〜４の充電回路と異なる点は、ＭＯＳＦＥＴ１４０がＰチャネルＭＯＳＦＥＴであり、制御回路１２４から出力されるイネーブル信号が、図１７の場合のように”ハイレベル”ではなく”ローレベル”であることである。そして、本実施の形態５における半導体装置は、ＭＯＳＦＥＴ１４０と放電抵抗１２３が集積され、実施の形態２〜４と同様の構成により放電抵抗１２３の抵抗値が所定の傾きの正の温度依存性を示すように調整される。
このように、ＭＯＳＦＥＴ１４０をＰチャネルＭＯＳＦＥＴとすることにより、制御回路１２４が故障した場合であっても、常にＭＯＳＦＥＴ１４０にイネーブル信号が入力し、電池１２１を放電させるので、少なくとも電池１２１を過充電の状態にすることを回避することができ、安全を確保することができる。
また、実施の形態１における半導体装置においても、実施の形態２〜５と同様に、抵抗膜（放電抵抗）の抵抗値に正の温度依存性も持たせ、放電抵抗を、低温時には抵抗値を小さくし、高温時には抵抗値を大きくすることができる。そのため、低温時には放電抵抗が低抵抗となるために放電電流を多くできて放電効率を向上でき、高温時には抵抗値が高くなるため、発熱量を抑えて回路の高温化を抑制することができる。
（実施の形態６）
次に、図２１を用いて、実施の形態６及び実施の形態７として、本発明の半導体装置を備えるセルバランス回路の構成例を説明する。図２１に示すように、制御回路１２４とＭＯＳＦＥＴ１２２との間の、チップ抵抗１２５、駆動用ダイオード１４１や駆動抵抗１４２を単独で、あるいは組み合わせてＭＯＳＦＥＴ１２２や放電抵抗１２３と共に、半導体装置に集積しても良い。これにより、モジュール内の部品間のハンダ等による接続箇所を削減することができる。特に民生品より信頼性が要求される自動車に搭載される部品の故障率を下げることができる。
以下、本実施の形態６に係るＭＯＳＦＥＴ型半導体装置について、図２４〜図２５を用いて説明する。図２４は、本発明の実施の形態６に係るＭＯＳＦＥＴ型半導体装置の平面図である。図２５は、図２４のＩＩＩ−ＩＩＩ線に沿って切り取った断面図を示す。本実施の形態６に係るＭＯＳＦＥＴ型半導体装置（以下、半導体装置）３００は、図２４および図２５に示すように、Ｎ＋＋半導体基板３１９と、ソース電極Ｓと、ゲート電極Ｇと、ドレイン電極Ｄと、抵抗電極Ｒと、ゲート絶縁膜３２０と、絶縁膜３１０と、多結晶シリコンで形成された抵抗膜３１１と、保護膜３１４と、表面電極３１５とを備えている。また、Ｎ−型エピタキシャル層３０２と、Ｐ型の拡散層３０３と、Ｎ型の拡散層３０４と、トレンチ３０６は、Ｎ＋＋半導体基板３１９内に形成されている。また、Ｎ＋＋半導体基板３１９と、ソース電極Ｓと、ゲート電極Ｇと、ドレイン電極Ｄと、ゲート絶縁膜３２０とでＭＯＳＦＥＴを構成しており、具体的には、トレンチ構造の縦型ＮチャネルＭＯＳＦＥＴである。
ここで、本実施の形態６に係る半導体装置３００をプリント配線板（実装基板）に搭載したときに、Ｎ＋＋半導体基板３１９の、プリント配線板と向かい合う面を第一主面３１９ａとし、第一主面３１９ａの反対側の面を第二主面３１９ｂとすると、ソース電極Ｓと、ゲート電極Ｇと、ドレイン電極Ｄ、絶縁膜３１０はいずれも半導体基板の第一主面３１９ａ上に形成されている。絶縁膜３１０上には、駆動抵抗２２６として機能する抵抗膜３１１が形成されており、その両端子はおのおのゲート電極Ｇとソース電極Ｓに接続されている。
Ｎ＋＋半導体基板３１９における、ソース電極Ｓの下層領域には、第二主面３１９ｂ側から第一主面３１９ａ側の方向に、Ｎ−型エピタキシャル層３０２、Ｐ型の拡散層３０３、Ｎ型の拡散層３０４の順番に形成されており、ゲート電極Ｇおよび絶縁膜３１０の下層領域には、Ｎ−型エピタキシャル層３０２のみが形成されている。抵抗膜３１１とＮ−型エピタキシャル層３０２との間は絶縁膜３１０の介在によって電気的に絶縁される。
トレンチ３０６は、第一主面３１９ａからＮ型の拡散層３０４およびＰ型の拡散層３０３を通って、Ｎ−型エピタキシャル層３０２まで伸長するように形成されている。
トレンチ３０６の内側表面にゲート絶縁膜３２０が形成され、ゲート絶縁膜３２０のさらに内側にゲートが形成されている。すなわち、ゲートはゲート絶縁膜３２０を挟んでＰ型の拡散層３０３と向かい合っている。
次に、本実施の形態６に係るＭＯＳＦＥＴ型半導体装置の動作を図２６を用いて説明する。図２６に示すように、ゲート電極Ｇに電圧が印加されると、電流は、抵抗膜３１１を介してソース電極Ｓに流れることとなる。
（実施の形態７）
次に、図２７を用いて、実施の形態７として、本発明のＭＯＳＦＥＴ型半導体装置の構成例を説明する。図２７は、図２４のＩＩＩ−ＩＩＩ線に沿って切り取った断面図を示す。実施の形態６との違いは、図２５の絶縁膜３１０上の抵抗膜３１１に代わって、多結晶シリコン層３２１と、その上のＮ型多結晶シリコン層３１６と、Ｐ型多結晶シリコン層３１７とが形成されており、Ｎ型多結晶シリコン層３１６とＰ型多結晶シリコン層３１７とはそれぞれゲート電極Ｇとソース電極Ｓとに接続され、かつ駆動用ダイオード２２７として機能するように形成されている。
また、駆動用ダイオード２２７は、図２８に示すように、半導体装置３００の製造時やその実装時に、ゲート電極Ｇにかかるサージ電圧をＮ型多結晶シリコン層３１６とＰ型多結晶シリコン層３１７を介してソース電極Ｓに流すサージ保護の役割も果たすことができる。
以下、実施の形態６及び実施の形態７に係るＭＯＳＦＥＴ型半導体装置を搭載した半導体モジュールについて、図２３を用いて説明する。図２３に示すように、直列に接続された複数の電池２２１を充電する充電回路において、各電池２２１、２３１等に並列にＭＯＳＦＥＴ２２２、２３１等を配置する。また、各ＭＯＳＦＥＴ２２２のドレイン側には放電抵抗２２３が直列接続される。さらに、制御回路２２４の出力が一対一でＭＯＳＦＥＴ２２２、２３１等のゲートに接続される。ゲートと制御回路２２４との間に、ノイズを除去し、瞬時電流を防止するチップ抵抗２２５をさらに設けても良い。さらに、ゲートとソースとの間に、駆動抵抗２２６と駆動用ダイオード２２７を設けても良い。
制御回路２２４は、各電池２２１、２３１等の電圧をモニターし、例えば、１つでも電池２２１の電圧が所定の電圧を超えると充電を中止し、所定の電圧を超えた電池２２１のみを放電させるように、所定の電圧を超えた電池２２１に接続されるＭＯＳＦＥＴ２２２に対してイネーブル信号を出力する。このような充電回路において、ＭＯＳＦＥＴ２２２、放電抵抗２２３、制御回路２２４および必要に応じてチップ抵抗２２５でセルバランス回路２４３を構成する。
このような構成のセルバランス回路２４３は、１つの電池２２１が所定の電圧として例えば５Ｖまで充電されると、充電を停止し、制御回路２２４内部のスイッチ２２８をＯＮする。そのことにより、充電された電池２２１の正極端子から、正極端子側に直列に接続された電池２３１に並列に接続されたＭＯＳＦＥＴ２３２のゲートとソースとの間に設けられた駆動用ダイオード２３７、ＭＯＳＦＥＴ２２２のゲートとソースとの間に設けられた駆動抵抗２２６を介して充電された電池２２１の負極端子へ電流が流れる。
充電された電池２２１の正極端子の電位約５Ｖは、駆動用ダイオード２３７の閾値電圧約０．７Ｖだけ電圧降下が起こり約４．３Ｖとなり、ＭＯＳＦＥＴ２３２のゲート，ソース間は約−０．７Ｖとなり、ＭＯＳＦＥＴ２３２をＯＮさせる電位差は生じないが、ＭＯＳＦＥＴ２２２のゲート，ソース間にはＭＯＳＦＥＴ２２２をＯＮさせる電位差４．３Ｖが生じる。
上記のように制御回路２２４の制御によりその電池２２１に接続されるＭＯＳＦＥＴ２２２をＯＮさせて、その電池２２１を一定の電圧である例えば４．５Ｖまで放電させる。その電池２２１を４．５Ｖまで放電させると、そのＭＯＳＦＥＴ２２２をＯＦＦにして放電を停止し、直列接続された電池２２１への充電を再開する。この動作を、すべての電池２２１が５Ｖに充電されるまで繰り返す。これにより、電池２２１が過充電されることを抑制しながら、全ての電池２２１を５Ｖに充電することができる。
また、実施の形態６〜７における半導体装置においても、実施の形態１と同様に、半導体装置の抵抗電極を面実装端子とし、該半導体装置をプリント配線板に接合材を用いてフリップ搭載し、放電抵抗の抵抗電極と接続する端子面は、ドレイン端子と接続する端子面と絶縁面とを除く全ての領域で抵抗電極と接触させて接触面積を広くすることにより抵抗膜で発生する熱をより効率的に熱伝導できる構成としたため、抵抗膜で発生した熱は抵抗電極を経てプリント配線板側に放熱させることができる。
また、実施の形態６〜７における半導体装置においても、実施の形態２〜５と同様に、抵抗膜（放電抵抗）の抵抗値に正の温度依存性も持たせ、放電抵抗を、低温時には抵抗値を小さくし、高温時には抵抗値を大きくすることができる。そのため、低温時には放電抵抗が低抵抗となるために放電電流を多くできて放電効率を向上でき、高温時には抵抗値が高くなるため、発熱量を抑えて回路の高温化を抑制することができる。
本発明のＭＯＳＦＥＴ型半導体装置は、携帯電話や電気自動車で用いられるリチウムイオン電池等の充放電回路に好適に用いることができる。
本発明は、複数の電池を充電する充電回路のセルバランス回路に用いる半導体装置およびその製造方法等に有用である。
１ ＭＯＳＦＥＴ型半導体装置
１０ 半導体基板
１０ａ 第一主面
１０ｂ 第二主面
１１ Ｐ型半導体層
１１ａ Ｐ＋＋型シリコン層
１１ｂ Ｐ−型エピタキシャル成長層
１１ｃ Ｐ＋型拡散層
１２ Ｎ型の拡散層
１２ａ 反転層
１３ Ｐ型の拡散層
１４ トレンチ
２０ ゲート絶縁膜
２１ 絶縁膜
２２ 抵抗膜
２３ 保護膜
２４ 金属膜
Ｓ ソース電極
Ｇ ゲート電極
Ｄ ドレイン電極
Ｒ 抵抗電極
Ｉ 電流
Ｂ１，Ｂ２ 二次電池
１０１ 放電抵抗部
１０２ 半導体素子部
１０３ ＭＯＳＦＥＴ部
１０４ 半導体基板
１０５ 表面
１０６ ドレイン引き出し部
１０７ Ｐ型の拡散層
１０８ Ｎ型の拡散層
１０９ ゲートトレンチ
１１０ ソース端子
１１１ 裏面
１１２ 高濃度Ｎ型の拡散層
１１３ Ｎ型の拡散層
１１４ ドレイン端子
１１５ 絶縁膜
１１６ 抵抗領域
１１７ 抵抗端子
１１８ 抵抗端子
１１９，１２０ 温度と抵抗値の関係を示す線
１２１ 電池
１２２ ＭＯＳＦＥＴ
１２３ 放電抵抗
１２４ 制御回路
１２５ チップ抵抗
１２６ 半導体装置
１２７ 放電抵抗部
１２８ 半導体装置
１２９ Ｐ型の拡散層
１３０ Ｎ型の拡散層
１３１ 半導体装置
１３２ 半導体素子部
１３３ Ｐ型の拡散層
１３４ Ｎ型の拡散層
１３５ 酸化絶縁膜
１３６ ゲート金属膜
１３７ ソース端子
１３８ ドレイン端子
１３９ ゲート端子
１４０ ＭＯＳＦＥＴ
１４１ 駆動用ダイオード
１４２ 駆動抵抗
１４３ セルバランス回路
２２１ 電池
２２２，２３２ ＭＯＳＦＥＴ
２２３ 放電抵抗
２２４ 制御回路
２２５ チップ抵抗
２２６ 駆動抵抗
２２７ 駆動用ダイオード
２２８ スイッチ
２３１ 電池
２３７ 駆動用ダイオード
２４３ セルバランス回路
３００ 半導体装置
３０２ Ｎ−型エピタキシャル層
３０３ Ｐ型の拡散層
３０４ Ｎ型の拡散層
３０６ トレンチ
３１０ 絶縁膜
３１１ 抵抗膜
３１４ 保護膜
３１５ 表面電極
３１６ Ｎ型多結晶シリコン層
３１７ Ｐ型多結晶シリコン層
３１９ Ｎ＋＋半導体基板
３１９ａ 第一主面
３１９ｂ 第二主面
３２０ ゲート絶縁膜
３２１ 多結晶シリコン層
３５０ 面実装端子
３５１ ハンダ
３５２ 銅配線
３６０ プリント配線板
３７１ 半導体基板
３７２ 絶縁膜
３７３ 抵抗膜
３７４ 絶縁膜
３７５ アルミ層
３７６ ニッケル層
以下、実施の形態６及び実施の形態７に係るＭＯＳＦＥＴ型半導体装置を搭載した半導体モジュールについて、図２３を用いて説明する。図２３に示すように、直列に接続された複数の電池２２１を充電する充電回路において、各電池２２１、２３１等に並列にＭＯＳＦＥＴ２２２、２３２等を配置する。また、各ＭＯＳＦＥＴ２２２のドレイン側には放電抵抗２２３が直列接続される。さらに、制御回路２２４の出力が一対一でＭＯＳＦＥＴ２２２、２３２等のゲートに接続される。ゲートと制御回路２２４との間に、ノイズを除去し、瞬時電流を防止するチップ抵抗２２５をさらに設けても良い。さらに、ゲートとソースとの間に、駆動抵抗２２６と駆動用ダイオード２２７を設けても良い。

Claims (20)

  1. 複数の電池を充電する充電回路に用いるセルバランス回路の放電スイッチ用のＭＯＳＦＥＴが半導体基板上に集積された半導体装置であって、
    さらに前記半導体基板上に放電抵抗と、該放電抵抗の上に抵抗電極とが集積され、
    前記放電抵抗は、
    前記ＭＯＳＦＥＴのドレイン端子と電気的に接続する第一の端子面と、
    前記抵抗電極と接続する第二の端子面と、
    前記第一の端子面と前記第二の端子面との間を絶縁する絶縁面とを有し、
    前記第二の端子面は、
    前記放電抵抗の上面の前記第一の端子面と前記絶縁面とを除く全ての領域で前記抵抗電極と接触して電気的に接続され、
    前記半導体装置は、前記セルバランス回路が搭載された実装基板の部品実装面にその上面が対向して搭載される時、
    前記抵抗電極は、前記実装基板の前記部品実装面上の端子接合部に電気導通可能な接合材で接合され、
    前記複数の電池の内の１つの電池の放電時は、前記１つの電池の両極端子である２つの端子に前記抵抗電極と前記ＭＯＳＦＥＴのソース端子がそれぞれ電気的に接続され、かつ前記ＭＯＳＦＥＴの前記ドレイン端子と前記ソース端子との間が導通制御される
    半導体装置。
  2. 前記第二の端子面は、さらにその側面が前記第一の端子面と前記絶縁面とを除く全ての領域で前記抵抗電極と接触して電気的接続する請求項１に記載の半導体装置。
  3. 前記放電抵抗は平面視で円形状または多角形状である請求項１に記載の半導体装置。
  4. 前記放電抵抗は平面視で円形又は多角形の環状である請求項２に記載の半導体装置。
  5. 前記放電抵抗の抵抗値が正の温度依存性を有する請求項１から４のうちいずれか一つに記載の半導体装置。
  6. さらに駆動抵抗が前記半導体基板上に集積され、
    前記駆動抵抗の両端子が前記ＭＯＳＦＥＴのゲート端子と前記ソース端子にそれぞれ接続されている請求項５に記載の半導体装置。
  7. さらに駆動用ダイオードが前記半導体基板上に集積され、
    前記駆動用ダイオードのカソード端子とアノード端子が前記ＭＯＳＦＥＴの前記ゲート端子と前記ソース端子にそれぞれ接続されている請求項６に記載の半導体装置。
  8. 前記放電抵抗がポリシリコンからなり、その抵抗値が正の温度依存性を持つように不純物イオンがドーズされている請求項１から７のうちいずれか一つに記載の半導体装置。
  9. 前記ポリシリコンの膜厚が１００ｎｍ以上５００ｎｍ以下であり、
    前記不純物イオンがボロンイオンで、ドーズ量が５×１０１５／ｃｍ２以上５×１０１６／ｃｍ２以下である請求項８に記載の半導体装置。
  10. 前記放電抵抗が拡散層からなり、その抵抗値が正の温度依存性を持つように不純物イオンがドーズされている請求項１から７のうちいずれか一つに記載の半導体装置。
  11. 前記拡散層が、半導体基板表面に形成された第１導電型の拡散層中の前記半導体基板表面に形成された第２導電型の拡散層である請求項１０に記載の半導体装置。
  12. 複数の電池を充電する充電回路に用いるセルバランス回路の放電スイッチ用のＭＯＳＦＥＴが半導体基板上に集積された半導体装置であって、
    さらに前記半導体基板上に放電抵抗が集積され、
    前記放電抵抗の一方の端子が前記ＭＯＳＦＥＴのドレイン端子に接続され、
    前記放電抵抗の抵抗値が正の温度依存性を有し、
    前記複数の電池の内の１つの電池の放電時は、前記１つの電池の両極端子である２つの端子に前記放電抵抗の他方の端子と前記ＭＯＳＦＥＴのソース端子がそれぞれ電気的に接続され、かつ前記ＭＯＳＦＥＴの前記ドレイン端子と前記ソース端子との間が導通制御される
    半導体装置。
  13. さらに駆動抵抗が前記半導体基板上に集積され、
    前記駆動抵抗の両端子が前記ＭＯＳＦＥＴのゲート端子と前記ソース端子にそれぞれ接続されている請求項１２に記載の半導体装置。
  14. さらに駆動用ダイオードが前記半導体基板上に集積され、
    前記駆動用ダイオードのカソード端子とアノード端子が前記ＭＯＳＦＥＴの前記ゲート端子と前記ソース端子にそれぞれ接続されている請求項１３に記載の半導体装置。
  15. 前記放電抵抗がポリシリコンからなり、その抵抗値が正の温度依存性を持つように不純物イオンがドーズされている請求項１２から１４のうちいずれか一つに記載の半導体装置。
  16. 前記ポリシリコンの膜厚が１００ｎｍ以上５００ｎｍ以下であり、
    前記不純物イオンがボロンイオンで、ドーズ量が５×１０１５／ｃｍ２以上５×１０１６／ｃｍ２以下である請求項１５に記載の半導体装置。
  17. 前記放電抵抗が拡散層からなり、その抵抗値が正の温度依存性を持つように不純物イオンがドーズされている請求項１２から１４のうちいずれか一つに記載の半導体装置。
  18. 前記拡散層が、半導体基板表面に形成された第１導電型の拡散層中の前記半導体基板表面に形成された第２導電型の拡散層である請求項１７に記載の半導体装置。
  19. 請求項１から１１のうちいずれか一つに記載の前記半導体装置が前記セルバランス回路が搭載された実装基板の部品実装面にその上面が対向して搭載され、
    前記抵抗電極は、前記実装基板の前記部品実装面上の端子接合部に電気導通可能な接合材で接合され、
    前記複数の電池の内の１つの電池の放電時は、前記１つの電池の両極端子である２つの端子に前記抵抗電極と前記ＭＯＳＦＥＴのソース端子がそれぞれ電気的に接続され、かつ前記ＭＯＳＦＥＴの前記ドレイン端子と前記ソース端子との間が導通制御される
    半導体モジュール。
  20. 請求項１２から１８のうちいずれか一つに記載の前記半導体装置が前記セルバランス回路が搭載された実装基板の部品実装面に搭載され、
    前記複数の電池の内の１つの電池の放電時は、前記１つの電池の両極端子である２つの端子に前記放電抵抗の他方の端子と前記ＭＯＳＦＥＴのソース端子がそれぞれ電気的に接続され、かつ前記ＭＯＳＦＥＴの前記ドレイン端子と前記ソース端子との間が導通制御される
    半導体モジュール。
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