JP5323359B2 - パワーｍｏｓデバイス - Google Patents

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Description

本発明は、一般に半導体デバイスに関する。より詳細には、二重拡散金属酸化膜半導体（ＤＭＯＳ）パワーデバイス及びその製造プロセスが開示される。
パワーＭＯＳデバイスは半導体回路において一般的に用いられている。用途に応じて異なるデバイス特性が望ましいとすることができる。１つの一般的な用途はＤＣ−ＤＣコンバータであり、同期整流器（ローサイドＦＥＴとも呼ばれる）として１つのパワーＭＯＳと、制御スイッチ（ハイサイドＦＥＴとも呼ばれる）としてもう１つのパワーＭＯＳとを含む。ローサイドＦＥＴは通常、良好なパワースイッチ効率を達成するためにオン抵抗が小さいことが必要とされる。ハイサイドＦＥＴは通常、高速スイッチング及び良好な性能を得るためにゲートキャパシタンスが小さいことが必要とされる。
トランジスタのオン抵抗（Ｒdson）の値は通常、チャネル長（Ｌ）に比例し、単位面積当たりのアクティブセル数（Ｗ）に反比例する。Ｒdsonの値を小さくするために、より浅いソース及びボディを用いることでチャネル長を短くすることができ、セルサイズを小さくすることで単位面積当たりのセル数を増大させることができる。しかしながら、チャネル長Ｌは通常、突き抜け現象に起因して制限される。単位面積当たりのセル数は、製造技術、並びにセルのソース領域及びボディ領域の両方に対して良好なコンタクトを形成する必要性によって制限される。スイッチング損失を低減するためにはデバイスのキャパシタンスが小さいことが好ましい。ある用途では、同期整流作用、蓄積電荷、及びボディダイオードの順方向降下などによっても効率の損失が生じることになる。これらの要因は共にＤＭＯＳパワーデバイスの性能を制限する傾向にある。
ＤＭＯＳパワーデバイスのオン抵抗及びゲートキャパシタンスを現在達成しているレベルよりも小さくすることができれば、パワースイッチの信頼性及び消費電力を改善することができるので望ましいことになる。また、この改善されたＤＭＯＳパワーデバイスを高い信頼で製造することができる実施可能なプロセスを開発することも有用である。
本発明の種々の実施形態が以下の詳細な説明及び添付図面において開示される。
本発明は、プロセス、装置、システム、合成物、コンピュータ可読記憶媒体又はプログラム命令が光学又は電子通信リンクを介して送信されるコンピュータネットワークなどのコンピュータ可読媒体を含む、多くの手法で実施することができる。本明細書において、これらの実施又は本発明が取り得る他の何らかの形態を技法と呼ぶことができる。一般に、開示されるプロセスのステップの順序は、本発明の範囲内で変更することができる。
本発明の１つ又はそれ以上の実施形態の詳細な説明が本発明の原理を例示する添付図と共に以下で提供される。本発明は、このような実施形態を参照しながら説明されるが、本発明はどのような実施形態にも限定されるものではない。本発明の範囲は請求項によってのみ限定され、更に本発明は、多くの代替形態、修正形態、及び均等形態を含む。本発明の完全な理解を得るために、多くの特定の詳細が以下の説明において記載されている。これらの詳細は例証の目的で提供されるが、これらの詳細な説明の一部又は全てが無くとも請求項に従って実施することができる。簡単にするために、本発明に関する技術分野で公知の技術的内容は、本発明を不必要に曖昧にしないように詳細には説明されない。
改善されたＤＭＯＳデバイス及び関連する製造プロセスが開示される。本デバイスは、ドレイン、ボディ、及びソースを含む。デバイスのゲートは、ソース及びボディを貫通してドレインに延びるゲートトレンチ内に配置される。ゲートトレンチに近接し且つソースに隣接した位置において、トレンチ壁に沿って配置された突き抜け防止注入（インプラント）を備えたソースボディコンタクトトレンチがある。ゲートの上面は、ボディの上面の上まで実質的に延びており、したがって、ゲート−ソースの重なりを保証し、ソース領域を浅くすることが可能となる。このデバイスを作製するプロセスは、基板上にハードマスクを形成する段階、ハードマスクを貫通して基板内にゲートトレンチを形成する段階、ゲートトレンチ内にゲート材料を堆積する段階、ハードマスクを除去してゲートトレンチを残す段階、トレンチ壁を有するソースボディコンタクトトレンチを形成する段階、及び突き抜け防止注入を形成する段階を含む。
本明細書全体を通じて、例示の目的で、Ｎ型材料から作られたソース及びドレインを有するＮ型チャンネルデバイス及びＰ型材料から作られたボディが詳細に検討される。本明細書で開示される技法及び構造はまた、Ｐ型チャネルデバイスにも同様に適用可能である。図１は、二重拡散金属酸化膜半導体（ＤＭＯＳ）デバイスの実施形態の断面図である。この実施例において、デバイス１００は、Ｎ+型半導体基板１０３上に形成されたドレインを含み、基板１０３上に形成されたＮ-型半導体のエピタキシャル（ｅｐｉ）層１０４に延びる。１１１、１１３、及び１１５のようなゲートトレンチは、ｅｐｉ層１０４内にエッチングされ、１２１、１２３、及び１２５などのゲート酸化物層は、ゲートトレンチ内に形成される。ゲート１３１、１３３、及び１３５は、ゲートトレンチ１１１、１１３、及び１１５内にそれぞれ配置され、酸化物層によってｅｐｉ層から絶縁されている。ゲートは、多結晶シリコン（ポリ）などの導電性材料から作られ、酸化物層は、熱酸化物などの絶縁材料から作られる。
ソース領域１５１、１５３、及び１５５は、ボディ領域１４１、１４３、及び１４５にそれぞれ埋め込まれる。ソース領域は、ボディの上面からボディ自体内を下方に延びている。図示の実施形態において、ゲート１３１は、ボディの上面の上に実質的に延びるゲート上面を有し、ここでソースが埋め込まれる。こうした構成によりゲートとソースの重なりが保証されるので、このソース領域は、埋め込みゲートを備えたデバイス内のソース領域よりも更に浅くすることが可能となり、デバイス効率及び性能が向上する。ゲートポリ上面がソース−ボディ接合部の上に延びる量は、様々な実施形態によって変わる可能性がある。本構造はまた、ボディの上面の上に延びないゲートを備えたデバイスにも適用可能である。
ソースボディコンタクトトレンチ１１２、１１４、及び１１６のセットは、ゲート間に形成される。例えば、コンタクトトレンチ１１２は、ソース領域１５１を貫通してゲートに隣接する領域１５１ａ及び１５１ｂを形成し、更に、ボディ領域１４１を貫通してトレンチに隣接する領域１４１ａ及び１４１ｂを形成する。動作中、ドレイン及びボディ領域は共にダイオードとして機能し、ボディダイオードと呼ばれる。ゲートを覆って誘電体材料層が配置され、ゲートをソース−ボディコンタクトから絶縁する。適切な誘電体材料は、熱酸化物、低温酸化物（ＬＴＯ）、ホウ−リンケイ酸塩ガラス（ＢＰＳＧ）、その他を含む。誘電体材料は、ゲートの上部上並びにボディ及びソース領域の上に１３２、１３４、１３６などの絶縁領域を形成する。
図示の実施例において、ＦＥＴチャネルは、ソースとボディ接合部間のゲートトレンチ側壁に沿って形成される。短いチャネル領域を備えたデバイスでは、ソース−ドレイン間電圧が増大すると、空乏領域が延びて、最終的にはソース接合部に至ることができる。突き抜けと呼ばれるこの現象は、チャネルを短縮することができる範囲を制限する。突き抜けを防止するために、ソースボディコンタクトトレンチの壁に沿った１６１ａ、１６１ｂ、１６３ａ、１６３ｂ、１６５a、及び１６５ｂなどの領域は、Ｐ型材料が高濃度にドープされてＰ+型領域を形成する。Ｐ+型領域は、空乏領域がソース領域上に侵入するのを防止する。したがって、これらの注入（インプラント）は、突き抜け防止注入と呼ばれることがある。実施形態によっては、顕著な突き抜け防止効果を達成するために、Ｐ+型領域は、チャネル領域にできるだけ近づけて配置され、及び／又は製造アライメント能力及びＰ+型側壁ドーパント移動制御によって許容される程度に近づけられる。実施形態によっては、トレンチコンタクトとゲートトレンチとの間のミスアライメントは、コンタクトを自己整合することにより最小にされ、トレンチコンタクトは、ゲートトレンチ間の中心にできるだけ近づけて配置される。これらの構造を強化する場合には、単位面積当たりのチャネル内の正味電荷が理想的な非保護構造において突き抜けを防止するのに必要とされる最小電荷を遙かに下回るようにチャネルを短縮することができる。突き抜け防止注入は、極めて浅いトレンチの短チャネルデバイスを構成することを可能にし、したがって、オン抵抗Ｒdsonが改善され、ゲートキャパシタンスが低減される。突き抜け防止注入はまた、ボディコンタクト抵抗も改善する。
低ドープのドレイン（を有するショットキー（Ｓｃｈｏｔｔｋｙ）コンタクトを作るのに好適な金属チタン（Ｔｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、又は他の適切な材料）の層は、ソースボディコンタクトトレンチ１１２、１１４、１１６の底部に堆積され、それぞれコンタクト電極１２２、１２４、１２６を形成する。突き抜け注入はトレンチの壁に沿って配置されているが、トレンチの底部に沿っては配置されていないので、コンタクト電極はＮ-ドレイン領域１０４と接触した状態になる。同時に、コンタクト電極とドレイン領域は、ボディダイオードと並列にショットキー（Ｓｃｈｏｔｔｋｙ）ダイオードを形成する。ショットキーダイオードは、ボディダイオードの順方向降下を低減し、且つ蓄積電荷を最小にし、ＭＯＳＦＥＴの効率を高めるようにする。金属１８０の層は、ショットキー金属を覆って堆積され、ソースボディコンタクトを形成する。実施例によっては、金属層１８０は、アルミニウム（Ａｌ）又はＴｉ／ＴｉＮ／Ａｌスタックから作られる。
ある実施形態では、Ｎ-ドレインへのショットキーコンタクトの形成とＰ+ボディ及びＮ+ソース（例えば白金）への良好なオーミックコンタクト（例えば白金）の形成を同時に行うことができる単一の金属が使用される。したがって、ショットキー金属がソース−ボディコンタクトトレンチの底部にプラグの形態で置かれることは必須ではない。他方、突き抜け防止注入がＮ-ドレイン領域に入るのを阻止するためには、ソース−ボディトレンチの底部にプラグの形態で底部ショットキー金属を配置することは有用になる可能性がある。
図２は、バックコンバータ回路の実施例を示す図である。この実施例において、回路２００は、ハイサイドＦＥＴデバイス２０１とローサイドＦＥＴデバイス２０７を利用するように示されている。ハイサイドデバイス２０１は、トランジスタ２０２とボディダイオード２０４とを含む。ローサイドデバイス２０７は、図１に示すものに類似した構造では、トランジスタ２０８、ボディダイオード２１０、及びショットキーダイオード２１２を含む。負荷は、インダクタ２１４、キャパシタ２１６、及び抵抗２１８を含む。通常動作中、デバイス２０１はオン作動され、入力源から負荷に電力が伝送される。これによりインダクタにおいて電流が上昇する。デバイス２０１が遮断されると、インダクタ電流は流れ続け、デバイス２０７のボディダイオード２１０に向かって流れを換える。短い遅延の後、制御回路はデバイス２０７をオン作動し、トランジスタ２０８のチャネルをオン作動して、デバイス２０８のドレイン−ソース両端の順方向降下を大幅に低減する。ショットキーダイオード２１２が無い場合、ボディダイオードの導電損失とデバイス２０７のボディダイオード２１０での蓄積電荷の除去による損失はかなり大きい可能性がある。しかしながら、ショットキーダイオード２１２がデバイス２０７に組み込まれており、且つショットキーダイオードが低い順方向降下を有する場合には、導電損失は大幅に低減される。ショットキーダイオード両端の低い順方向降下は、ボディダイオードの接合降下よりも小さいので、ショットキーダイオードが導通している間は蓄積電荷は注入されず、ダイオード回復に関連する損失が更に改善される。
図３Ａ−３Ｐは、図１のデバイス１００を作製するのに使用される例示的な作製プロセスを示すデバイスの断面図である。この実施例では、デバイスのドレインにはＮ型構造（すなわち、Ｎ+シリコンウェーハとその上に成長したＮ-ｅｐｉ層）が用いられている。図３Ａでは、ＳｉＯ2層４０２が成長又は熱酸化によってＮ型基板４００上に形成されている。酸化ケイ素の厚みは、ある実施形態においては５００Åから３００００Åの範囲にわたる。別の実施形態では他の厚みが使用される。この厚みは、ゲートの所望の高さに応じて調整される。フォトレジスト層１０４は酸化物層の上部にスピンオンされ、トレンチマスクを用いてパターン形成される。
図３Ｂでは、露出区域のＳｉＯ2が除去され、シリコンエッチング用にＳｉＯ2ハードマスク４１０が残っている。図３Ｃでは、シリコンは異方的にエッチングされ、４２０などのトレンチが残される。ゲート材料がトレンチに堆積される。トレンチ内に後で形成されるゲートは、基板の上面に対して実質的に垂直な側部を有する。図３Ｄにおいて、ＳｉＯ2ハードマスク４１０は適切な量だけエッチバックされ、レーザエッチング段階の後でトレンチ壁がハードマスクの縁部とほぼ整列したままであるようにされる。ＳｉＯ2ハードマスクを用いたエッチングは、マスクの両側部と相互に整列した比較的直線状のトレンチ壁を残すので、この実施形態でのマスク材料はＳｉＯ2が使用される。必要に応じて他の材料を用いても良い。Ｓｉ3Ｎ4などのハードマスクエッチングに通常使用される他の特定のタイプの材料は、湾曲部を伴ったエッチングトレンチ壁を残す場合があり、これは次の段階でのゲート形成にはあまり望ましくない。
図３Ｅでは、基板は、トレンチの底部に丸みを付けるように等方的にエッチングされる。トレンチは、ある実施形態では、深さが約０．５−２．５μｍ、幅が約０．２−１．５μｍであり、他の寸法を用いてもよい。ゲート誘電体材料を成長させる目的で滑らかな平面を提供するために、トレンチ内にＳｉＯ2の犠牲層４３０が成長される。この層は、ウェットエッチングプロセスにより後で除去される。図３Ｇでは、ＳｉＯ2の層４３２がトレンチ内に誘電体層として熱的に成長される。
図３Ｈにおいて、ポリ４４０が堆積してトレンチを充填する。この場合、ポリは、適切なゲート抵抗を得るようにドープされる。ある実施形態では、ドーピングは、ポリ層が堆積される（原位置で）ときに行われる。実施形態によっては、ポリは、堆積後にドープされる。図３Ｉでは、ＳｉＯ2の上部のポリ層は、４４２などのゲートを形成するようにエッチバックされる。この時点では、ゲートの上面４４４はＳｉＯ2の上面４４８に対して窪んだままであるが、ゲートの上面４４４はシリコンの上層４４６よりも高くなっている。実施形態によっては、ポリのエッチバックにはマスクは使用されない。ある実施形態において、ポリエッチバックにマスクを使用して次のボディ注入プロセスで別のマスクを使用するのが排除される。図３Ｊでは、ＳｉＯ2ハードマスクが除去される。ある実施形態では、ハードマスクを除去するのにドライエッチングが使用される。エッチングプロセスは、シリコン表面が現れたときに終了し、基板表面を越えて延びるポリゲートが残り、ここでソース及びボディドーパントが注入される。実施形態によっては、ゲートは、基板表面を越えて約３００Å〜２００００Åだけ延びる。他の値を用いてもよい。ＳｉＯ2ハードマスクは、ゲートの基板表面を越えて延びる所望の量を制御可能な様態で提供するといった理由から、これらの実施形態において使用されている。
図３Ｋでは、フォトレジスト層４５０は、ボディマスクを用いてボディ表面上にパターン形成される。非マスク領域にはボディドーパントが注入される。ホウ素イオンなどのドーパント材料は、基板表面をドーパント材料で衝撃することによって或いは他の適切な注入法により注入される。次いで、フォトレジストが除去され、ウェーハは加熱されて、ボディドライブと呼ばれることもあるプロセスを介して、注入されたボディドーパントを熱拡散する。このようにしてボディ領域４６０が形成される。ある実施例において、ボディドーパントを注入するのに使用されるエネルギーは、約３０−２００Ｋｅｖであり、ドーズ量が約５Ｅ１２−４Ｅ１３ イオン／ｃｍ2、及び結果として得られるボディ深さは約０．３−２．４μｍである。他の深さは、衝撃エネルギー及びドーズを含む因子を変えることによって達成することができる。実施例によっては、ボディ注入にはマスクは使用されない。
図３Ｌでは、フォトレジスト層６１０がパターン形成され、ソースドーパントを領域６２に注入することが可能になる。ある実施形態において、ソースドーパントの注入に使用されるエネルギーは、約５−８０Ｋｅｖであり、ドーズは約１Ｅ１５−１Ｅ１６ イオン／ｃｍ2、及び結果として得られるソース深さは約０．０５−０．５μｍである。ドープエネルギー及びドーズなどの因子を変えることによって更なる深さの低減を行うことができる。次いで、フォトレジストが除去され、ウェーハが加熱されて、ソースドライブプロセスを介して、注入されたソースドーパントを熱拡散する。必要に応じて他の注入プロセスを使用しても良い。図３Ｍでは、誘電体（例えばＢＰＳＧ）層６２０がソースドライブの後にデバイスの上面に配置され、必要に応じて高密度化される。次いで、エッチマスク６１４が形成される。
図３Ｎでは、コンタクトトレンチエッチングが行われ、６２２、６２４、６２６などのトレンチを形成する。ソース注入及びボディ注入のセクションが適切な区域においてエッチング除去される。図３Ｏでは、突き抜け防止注入６３０、６３２は、コンタクトトレンチ６２２及び６２４の垂直壁に沿って形成される。ある実施形態において、トレンチの側壁上へある角度でイオンを衝撃することによって注入が堆積される。他の実施形態では、注入６３０、６３２は、コンタクトエッチングプロセスを用いて形成され、これは以下で詳細に説明する。図３Ｐでは、Ｔｉ＋ＴｉＮ＋ＡＬ−Ｓｉ−Ｃｕなどの金属スタックが配置されてコンタクトを形成する。マスクエッチ６４０は、ソース−ボディコンタクトからゲート金属コンタクトを分離する。６２４などのトレンチは、金属と半導体が接触するコンタクト開口としての役割を果たすので、コーナ領域の尖鋭な湾曲は高電界をもたらし、デバイスの絶縁破壊を劣化させる可能性がある。デバイス３５０では、トレンチは、尖鋭なコーナではなく丸みがあり滑らかな形状を有しており、したがって、高電界による絶縁破壊の低下が回避される。
図４は、別のＤＭＯＳデバイスの実施形態の断面図であり、ここでは突き抜け防止注入がトレンチ壁及びトレンチ底部に沿って連続している。この実施例において、Ｐ+材料の層４０２がデバイス４９０のソース−ボディコンタクトトレンチに沿って形成されている。ある実施形態では、Ｐ+層はトレンチ表面をＰ+型材料で衝撃することによって形成される。実施形態によっては、トレンチ及びＰ+層は、ボディ領域内にＰ+型材料を配置した後、トレンチが形成され、次いでＰ+型材料を適切にエッチング除去することによって形成される。コンタクト金属（Ｔｉ又はＴｉＮ）の層４０４は、トレンチ内と、並びにゲート酸化物の上部とに配置される。トレンチは、Ｗなどの材料で充填される。コンタクト金属（Ａｌ−Ｓｉ−Ｃｕなど）の層が配置される。トレンチの深さは、様々とすることができ、実施形態によってはゲートの深さを超えることもできる。トレンチの深さが深いほど、チャネル区域の遮蔽をより良好にすることができる。このデバイスではショットキーダイオードは形成されていないが、本デバイスは、低いＲdsonを有し、ある回路ではハイサイドＦＥＴとして使用される。
図５は、コンタクトトレンチ内にショットキーダイオードを含む別のＤＭＯＳデバイスの実施形態を示す図である。この実施形態に示すデバイス５００では、Ｐ+型材料は、突き抜け防止注入５０２及び５０４がトレンチ壁に沿って形成されるがトレンチ底部には形成されないようなある角度で配置される。コンタクト金属層５０６は、順方向電圧降下の低いショットキーダイオードを形成する。
図６は、ショットキーダイオードを含む別のＤＭＯＳデバイスの実施形態を示す図である。この実施形態では、プラグ６０２及び６０４は、ポリ、酸化物、又は同様のものから作られており、デバイス６００のコンタクトトレンチ内に配置されている。注入６０６及び６０８は、Ｐ+型材料を用いてトレンチ壁を衝撃することによって該トレンチ壁に沿って形成される。プラグ６０２及び６０４は、衝撃Ｐ+イオンがプラグの上面よりも遙か下に延びるのを防ぎ、これにより注入はトレンチ壁に沿って形成することができるが、トレンチ底部には形成できないようになる。
図７は、二重コンタクトエッチングプロセスを用いて形成されたデバイスを示すデバイス断面図である。この実施例では、コンタクトトレンチエッチングプロセスは、図３Ｍの３４０に類似する構造体上で行われ、デバイス７００を形成する。エッチングマスク６１４が構造体上で形成された後、コンタクトトレンチエッチングが行われてトレンチ６２５を形成する。トレンチの深さは、様々な実施に対して異なるものとすることができる。図示の実施例では、トレンチ６２５の底部は、ソース底部と実質的に同一平面上にあるように制御される。Ｐ+型材料がトレンチの底部に注入され、次いで活性化されてＰ+領域を形成する。第２のコンタクトトレンチエッチングが行われ、ボディ領域を貫通してＮ-ドレインまでトレンチをエッチングする。次いで、金属層が堆積されて図３Ｐの３５０、図５の５００、図６の６００などといった構造体を形成する。ショットキーダイオードはトレンチ金属とＮ-ドレインとの間に形成される。
図８は、別のＤＭＯＳデバイスの実施形態の断面図である。図示の実施例では、二重コンタクトエッチング法は、実質的にＰ+注入領域６０７を貫通してトレンチをエッチングするのに使用される。残りのＰ+注入領域は、トレンチ内部に堆積された金属層とオーミックコンタクトを形成する。図４のデバイス４９０と同様に、ＤＭＯＳデバイス８００は、内蔵ショットキーダイオードを含まない。残りのＰ+領域は良好な突き抜け遮蔽をもたらす。底部にはＰ+領域が存在しないので、デバイスの注入効率がより低くなり、したがって、ボディダイオードの蓄積電荷は大幅に低減される。
ＤＭＯＳデバイス及びその作製が開示された。本技法はまた、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタなどの他の半導体デバイスには適用可能であり、ここでは突き抜け防止注入を用いたチャネル区域を遮蔽するのが望ましい。
上述の実施形態は理解を明確にする目的で一部の詳細について説明してきたが、本発明は提供される詳細には限定されない。本発明を実施する多くの代替の方法がある。この開示された実施形態は例証であり限定するものではない。
二重拡散金属酸化物半導体（ＤＭＯＳ）デバイスの実施形態の断面図である。 バックコンバータ回路の実施例を示す図である。 図１のデバイス１００を作製するのに使用される例示的な作製プロセスを示すデバイスの断面図である。 図１のデバイス１００を作製するのに使用される例示的な作製プロセスを示すデバイスの断面図である。 図１のデバイス１００を作製するのに使用される例示的な作製プロセスを示すデバイスの断面図である。 図１のデバイス１００を作製するのに使用される例示的な作製プロセスを示すデバイスの断面図である。 図１のデバイス１００を作製するのに使用される例示的な作製プロセスを示すデバイスの断面図である。 図１のデバイス１００を作製するのに使用される例示的な作製プロセスを示すデバイスの断面図である。 図１のデバイス１００を作製するのに使用される例示的な作製プロセスを示すデバイスの断面図である。 図１のデバイス１００を作製するのに使用される例示的な作製プロセスを示すデバイスの断面図である。 図１のデバイス１００を作製するのに使用される例示的な作製プロセスを示すデバイスの断面図である。 図１のデバイス１００を作製するのに使用される例示的な作製プロセスを示すデバイスの断面図である。 図１のデバイス１００を作製するのに使用される例示的な作製プロセスを示すデバイスの断面図である。 図１のデバイス１００を作製するのに使用される例示的な作製プロセスを示すデバイスの断面図である。 図１のデバイス１００を作製するのに使用される例示的な作製プロセスを示すデバイスの断面図である。 図１のデバイス１００を作製するのに使用される例示的な作製プロセスを示すデバイスの断面図である。 図１のデバイス１００を作製するのに使用される例示的な作製プロセスを示すデバイスの断面図である。 突き抜け防止注入がトレンチ壁及びトレンチ底部に沿って連続している別のＤＭＯＳデバイスの実施形態の断面図である。 コンタクトトレンチ内にショットキーダイオードを含む別のＤＭＯＳデバイスの実施形態を示す図である。 ショットキーダイオードを含む別のＤＭＯＳデバイスの実施形態を示す図である。 二重コンタクトエッチングプロセスを用いて形成されたデバイスを示すデバイス断面図である。 別のＤＭＯＳデバイスの実施形態の断面図である。

Claims (23)

  1. ドレインと、
    該ドレインの上に配置され、ボディ上面を有するボディと、
    該ボディ内に埋め込まれ、前記ボディ上面から前記ボディ内に下方に延びるソースと、 該ソース及び前記ボディを貫通して前記ドレイン内に延びるゲートトレンチと、
    前記ゲートトレンチ内に配置されたゲートと、
    トレンチ壁及び該トレンチ壁に沿って配置され、かつ、前記ソースに接触した突き抜け防止インプラントを有するソースボディコンタクトトレンチと、
    を含み、
    前記ソースボディコンタクトトレンチがトレンチ底面を有し、前記インプラントが前記トレンチ底面に沿っては配置されていないことを特徴とする半導体デバイス。
  2. 前記ソースボディコンタクトトレンチが前記ゲートトレンチに近接し且つ前記ソースに隣接している、
    ことを特徴とする請求項１に記載の半導体デバイス。
  3. 前記ゲートが前記ボディ上面の上に実質的に延びるゲート上面を有する、
    ことを特徴とする請求項１に記載の半導体デバイス。
  4. 前記ソースボディコンタクトトレンチが前記ボディを貫通して前記ドレインに延びる、ことを特徴とする請求項１に記載の半導体デバイス。
  5. 前記ソースボディコンタクトトレンチ内に配置されるコンタクト電極を更に含む、
    ことを特徴とする請求項１に記載の半導体デバイス。
  6. 前記ソースボディコンタクトトレンチ内に配置されるコンタクト電極を更に含み、前記コンタクト電極が、前記ソース及びボディ領域にオーミックコンタクトを提供するのに好適な金属を含む、
    ことを特徴とする請求項１に記載の半導体デバイス。
  7. 前記ソースボディコンタクトトレンチ内に配置されるコンタクト電極を更に含み、前記コンタクト電極が、前記ソース及びボディ領域にオーミックコンタクトを提供するのに好適な金属を含み、更に前記コンタクト電極が、前記ドレイン領域にショットキーダイオードを形成するのに好適な金属を含む、
    ことを特徴とする請求項１に記載の半導体デバイス。
  8. 前記ソースボディコンタクトトレンチ内に配置されるコンタクト電極を更に含み、前記コンタクト電極及び前記ドレインがショットキーダイオードを形成する、
    ことを特徴とする請求項１に記載の半導体デバイス。
  9. 前記ソースボディコンタクトトレンチ内に配置されるコンタクト電極を更に含み、前記コンタクト電極及び前記ドレインが、前記デバイスのボディダイオードの下に位置するショットキーダイオードを形成する、
    ことを特徴とする請求項１に記載の半導体デバイス。
  10. 前記ソースボディコンタクトトレンチが滑らかな形状を有するように形成される、
    ことを特徴とする請求項１に記載の半導体デバイス。
  11. 前記突き抜け防止インプラントがＰ型材料が高濃度にドープされた領域を含む、
    ことを特徴とする請求項１に記載の半導体デバイス。
  12. 前記ソースの深さが０．５μｍ以下である、
    ことを特徴とする請求項１に記載の半導体デバイス。
  13. 前記ソースボディコンタクトトレンチがプラグを含む、
    ことを特徴とする請求項１に記載の半導体デバイス。
  14. 半導体デバイスを作製する方法であって、
    基板上面を有する基板上にハードマスクを形成する段階と、
    前記基板内に前記ハードマスクを貫通してゲートトレンチを形成する段階と、
    前記ゲートトレンチ内にゲート材料を堆積させる段階と、
    前記ハードマスクを除去してゲート構造体を残す段階と、
    トレンチ壁を有するソースボディコンタクトトレンチを形成する段階と、
    前記トレンチ壁に沿って配置され、かつ、ソースに接触した突き抜け防止インプラントを形成する段階と、
    を含むことを特徴とする方法。
  15. 前記突き抜け防止インプラントが前記トレンチ壁に沿って形成される、
    ことを特徴とする請求項１４に記載の方法。
  16. 前記突き抜け防止インプラントを形成する段階が、前記トレンチ壁上にある角度でイオンをインプラントする段階を含む、
    ことを特徴とする請求項１４に記載の方法。
  17. 前記突き抜け防止インプラントを形成する段階が、前記トレンチ壁上にある角度でＰ型イオンをインプラントする段階を含む、
    ことを特徴とする請求項１４に記載の方法。
  18. 前記トレンチ内に堆積されるゲート材料の量が前記基板上面を超えて延びており、前記ハードマスクを除去する段階が、前記基板上面の上に実質的に延びるゲート構造体を残す、
    ことを特徴とする請求項１４に記載の方法。
  19. 前記ハードマスクがＳｉＯ2ハードマスクである、
    ことを特徴とする請求項１４に記載の方法。
  20. 前記ソースボディコンタクトトレンチがトレンチ底部を有し、前記方法が更に、前記トレンチ底部内にコンタクト電極を堆積する段階を含む、
    ことを特徴とする請求項１４に記載の方法。
  21. 前記ソースボディコンタクトトレンチがトレンチ底部を有し、前記方法が更に、前記トレンチ底部内にコンタクト電極を堆積させてショットキーダイオードを形成する段階を含む、
    ことを特徴とする請求項１４に記載の方法。
  22. 前記ソースボディコンタクトトレンチを形成する段階がコンタクトエッチングプロセスを実行する段階を含む、
    ことを特徴とする請求項１４に記載の方法。
  23. 前記ソースボディコンタクトトレンチを形成する段階が、第１のコンタクトエッチングプロセスを実行する段階を含み、前記突き抜け防止インプラントを形成する段階が、インプラント材料を注入し、第２のコンタクトエッチングプロセスを実行する段階を含む、
    ことを特徴とする請求項１４に記載の方法。
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