KR101999407B1 - 쇼트키 다이오드 내장 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 쇼트키 다이오드 내장 반도체 소자 및 그 제조 방법에 관한 것으로, 바디 다이오드를 포함하는 반도체 소자 내 쇼트키 다이오드를 집적화하여 스위칭의 효율성을 높이는 쇼트키 다이오드 내장 반도체 소자 및 그 제조 방법에 관한 것이다.

Description

쇼트키 다이오드 내장 반도체 소자 및 그 제조 방법{Semiconductor device with embedded schottky diode and manufacture method thereof}
본 발명은 쇼트키 다이오드 내장 반도체 소자 및 그 제조 방법에 관한 것으로, 바디 다이오드를 포함하는 반도체 소자 내 쇼트키 다이오드를 집적화하여 스위칭의 효율성을 높이는 쇼트키 다이오드 내장 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 장치에서 스위칭 소자 또는 정류소자로 많이 사용되는 쇼트키 다이오드는 반도체와 금속이 결합된 다이오드로서 일반적인 PN 접합다이오드에 비하여 우수한 고속 스위칭 특성을 가질 뿐 아니라 PN 접합다이오드보다 낮은 턴온 전압을 갖는다. 이는 쇼트키 다이오드에 순방향 전압을 인가한 경우에 PN 접합 다이오드와 달리 소수 캐리어 주입(Minority Carrier Injection, MCI)이 발생하지 않기 때문이다. 즉, 쇼트키 다이오드는 소수 캐리어가 아닌 다수 캐리어에 의해서 전류가 흐르며, 이로 인한 축적효과가 없어 역 회복시간이 매우 짧은 장점을 갖는다.
이에, 상기와 같이 스위칭 소자로 뛰어난 성능을 가지며 보통의 PN 접합 다이오드보다 낮은 턴온 전압을 갖는 쇼트키 다이오드를 기존의 PN 접합 다이오드와 평행하게 연결하는 구성을 통해 스위칭 소자 자체에서 발생하는 노이즈를 줄이고 스위칭 능률을 향상시킬 뿐만 아니라 바디 다이오드의 도통 손실(conduction loss)을 줄이는 기술이 많이 개발되어 왔다.
일 예로, 종래에는 이와 관련하여 바디 다이오드와 구분되는 별도의 쇼트키 다이오드를 상기 바디 다이오드에 평행하게 연결하거나, 반도체 다이 내에 별도의 쇼트키 다이오드를 추가하는 구성이 개발되었다. 다만, 이와 같은 구성은 별도의 전기적 접촉에 의해 발생되는 기생 인덕턴스에 의해 동작 효율이 크게 향상되지 않거나, 추가적인 다이오드의 공간을 필요로 해 결국 소자의 단가를 상승시키는 문제점이 있었다.
대한민국 등록특허 제 10-1184378 호
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명에 따른 반도체 소자는 스위칭 MOSFET의 활성 영역 내에 쇼트키 다이오드 구조를 내장시킴으로써, 별도의 추가적인 공간이 필요하지 않은 반도체 소자 내에 쇼트키 다이오드가 내장되는 반도체 소자 및 그 제조 방법을 제공하고자 한다.
또한, 본 발명은 상기 쇼트키 다이오드의 전류 제어 성능을 향상시키기 위해 상기 쇼트키 다이오드의 외곽 영역에 가드링을 구비한 쇼트키 다이오드가 내장된 반도체 소자 및 그 제조 방법을 제공하고자 한다.
또한, 상기 쇼트키 다이오드의 외곽 영역에 가드링을 구비함으로써 손실 전류를 최소화할 수 있는 쇼트키 다이오드가 내장된 반도체 소자 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 측면에 따른 쇼트키 다이오드 내장 반도체 소자는 기판의 상부에 형성되는 제1 도전형의 에피층; 상기 에피층 상부에 적층되는 제2 도전형의 바디층; 상기 바디층 상부에 적층되는 제1 도전형의 소스층; 상기 소스층으로부터 에피층의 일부까지 수직 방향으로 형성되는 게이트 트렌치; 상기 게이트 트렌치의 좌우로 일정 거리 이격되어 형성되며, 상기 소스층으로부터 에피층의 일부까지 수직 방향으로 형성되는 바디 트렌치; 및 상기 바디 트렌치의 외측벽에 접하면서 상기 에피층에 형성되는 제2 도전형의 가드링;을 포함한다.
이때, 상기 바디 트렌치의 외측벽에 접하도록 상기 바디층에 형성되는 제2 도전형의 바디 확산 영역;을 더 포함할 수 있다.
본 발명의 다른 측면에 따른 쇼트키 다이오드 내장 반도체 소자는 기판의 상부에 형성되는 제1 도전형의 에피층; 상기 에피층 상부에 적층되는 제2 도전형의 바디층; 상기 바디층 상부에 적층되는 제1 도전형의 소스층; 상기 소스층으로부터 에피층의 일부까지 수직 방향으로 형성되는 게이트 트렌치; 상기 게이트 트렌치의 좌우로 일정 거리 이격되어 형성되나, 상기 소스층으로부터 수직 방향으로 서로 상이한 깊이로 형성되는 제1 및 제2 바디 트렌치; 및 상기 제1 바디 트렌치의 외측벽에 접하면서 상기 에피층에 형성되는 제2 도전형의 제1 가드링;을 포함한다.
이때, 상기 제2 바디 트렌치의 외측벽에 접하면서 상기 바디층에 형성되는 제2 도전형의 제2 가드링;을 더 포함할 수 있다.
또한, 상기 제1 바디 트렌치 및 제2 바디 트렌치의 외측벽에 접하도록 상기 바디층에 형성되는 제2 도전형의 바디 확산 영역;을 더 포함할 수 있다.
더불어, 상기 제2 바디 트렌치의 외측벽에 접하도록 상기 바디층에 형성되는 제2 도전형의 제2 가드링;을 더 포함할 수 있다.
본 발명의 또 다른 측면에 따른 쇼트키 다이오드 내장 반도체 소자는 기판의 상부에 형성되는 제1 도전형의 에피층; 상기 에피층 상부에 적층되는 제2 도전형의 바디층; 상기 바디층 상부에 적층되는 제1 도전형의 소스층; 상기 소스층으로부터 에피층의 일부까지 수직 방향으로 형성되는 게이트 트렌치; 상기 게이트 트렌치의 좌우로 일정 거리 이격되어 형성되나, 상기 소스층으로부터 바디층의 일부까지 수직 방향으로 형성되는 제1 및 제2 바디 트렌치; 및 상기 제1 바디 트렌치의 외측벽에 접하도록 상기 바디층에 형성되는 제2 도전형의 제1 가드링;을 포함한다.
일 실시예로, 상기 제1 및 제2 바디 트렌치는 동일한 깊이로 형성될 수 있다.
이때, 상기 제2 바디 트렌치의 외측벽에 접하도록 상기 바디층에 형성되는 제2 도전형의 제2 가드링;을 더 포함할 수 있다.
또는, 상기 제1 및 제2 바디 트렌치는 서로 다른 깊이로 형성될 수 있다.
이때, 상기 제2 바디 트렌치의 하부면에 접하도록 상기 바디층에 형성되는 제2 도전형의 제2 가드링;을 더 포함할 수 있다.
본 발명의 또 다른 측면에 따른 쇼트키 다이오드 내장 반도체 소자 제조 방법은 기판 상에 제1 도전형의 에피층, 제2 도전형의 바디층 및 고농도 제1 도전형의 소스층이 순서대로 적층되고, 상기 소스층으로부터 에피층의 일부까지 수직 방향으로 제1 깊이만큼 게이트 트렌치가 형성된 반도체 소자 내 쇼트키 다이오드를 제조하는 방법에 있어서, (A) 상기 게이트 트렌치와 일정 거리 이격되며 상기 소스층으로부터 에피층의 일부까지 수직방향으로 제2 깊이만큼 식각하는 단계; (B) 상기 (A) 단계에서 식각된 내부에 제2 도전형의 불순물을 이온 주입하는 단계; 및 (C) 상기 제2 도전형의 불순물을 관통하며 제3 깊이만큼 식각하여 바디 트렌치를 형성하는 단계;를 포함한다.
이때, 상기 (A) 단계는, (A-1) 상기 소스층의 표면으로부터 수직 방향으로 제4 깊이만큼 식각하는 단계; (A-2) 상기 (A-1) 단계에서 식각된 내부에 제2 도전형의 불순물을 이온 주입하는 단계; 및 (A-3) 상기 (A-2) 단계에서 주입한 불순물을 관통하며 에피층의 일부까지 제5 깊이만큼 식각하는 단계;를 포함할 수 있다.
본 발명의 또 다른 측면에 따른 쇼트키 다이오드 내장 반도체 소자 제조 방법은 기판 상에 제1 도전형의 에피층, 제2 도전형의 바디층 및 제1 도전형의 소스층이 순서대로 적층되고, 상기 소스층으로부터 에피층의 일부까지 수직 방향으로 게이트 트렌치가 형성된 반도체 소자 내 쇼트키 다이오드를 제조하는 방법에 있어서, (A) 상기 게이트 트렌치와 좌우로 일정 거리 이격되며 상기 소스층으로부터 수직방향으로 제2 깊이만큼 식각하는 단계; (B) 상기 (A) 단계에서 식각된 영역 중 일부분인 제2 영역에 대해 쇼트키 마스크를 형성하는 단계; (C) 상기 쇼트키 마스크가 형성되지 않은 제1 영역에 대해 수직 방향으로 제3 깊이만큼 식각하는 단계; (D) 상기 (C) 단계에서 식각된 내부에 제2 도전형의 불순물을 이온 주입하는 단계;및 (E) 상기 제1 및 제2 영역에 대해 제4 깊이만큼 식각하여 제1 및 제2 바디 트렌치를 형성하는 단계;를 포함한다.
이때, 상기 (E) 단계에 앞서, (D2)상기 제2 영역의 식각된 내부에 제2 도전형의 불순물을 이온 주입하는 단계;를 더 포함할 수 있다.
또한, 상기 (B) 단계에 앞서, (A2) 상기 (A) 단계에서 식각된 내부에 제2 도전형의 불순물을 이온 주입하는 단계;를 포함할 수 있다.
또한, 상기 (E) 단계에 앞서, (D2)상기 제2 영역의 식각된 내부에 제2 도전형의 불순물을 이온 주입하는 단계;를 더 포함할 수 있다.
본 발명의 또 다른 측면에 따른 쇼트키 다이오드 내장 반도체 소자 제조 방법은 기판 상에 제1 도전형의 에피층, 제2 도전형의 바디층 및 제1 도전형의 소스층이 순서대로 적층되고, 상기 소스층으로부터 에피층의 일부까지 수직 방향으로 게이트 트렌치가 형성된 반도체 소자 내 쇼트키 다이오드를 제조하는 방법에 있어서, (A) 상기 게이트 트렌치와 좌우로 일정 거리 이격되며 상기 소스층으로부터 수직방향으로 제2 깊이만큼 식각하는 단계; (B) 상기 (A) 단계에서 식각된 내부에 제2 도전형의 불순물을 이온 주입하는 단계; (C) 상기 (A) 단계에서 식각된 영역 중 일부분인 제2 영역에 대해 쇼트키 마스크를 형성하는 단계; 및 (D) 상기 쇼트키 마스크를 형성하지 않은 제1 영역에 대해 상기 제2 도전형의 불순물을 관통하며 제3 깊이만큼 식각하는 단계;를 포함한다.
본 발명의 바람직한 실시예에 따른 쇼트키 다이오드 내장 반도체 소자 및 그 제조방법은 MOSFET의 바디 확산 영역에 쇼트키 다이오드를 형성함으로써 별도의 공간이 필요하지 않아 소자의 단가를 감소시킬 수 있을 뿐 아니라 부수적인 기생 인덕턴스를 줄일 수 있다는 효과가 있다.
또한, 본 발명의 바람직한 실시예에 따른 쇼트키 다이오드 내장 반도체 소자 및 그 제조방법은 상기 쇼트키 다이오드의 외곽 영역인 바디층에 가드링을 구비함으로써 고속 스위칭 특성을 구현함과 동시에 손실 전류를 줄임으로써 큰 전류를 제어가능하다는 효과가 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 쇼트키 다이오드 내장 반도체 소자를 나타낸 도면;
도 3 내지 도 6는 본 발명의 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자를 나타낸 도면;
도 7 및 도 8은 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자를 나타낸 도면;
도 9는 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자의 제조 방법을 나타낸 도면;
도 10은 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자의 제조 방법을 나타낸 도면;
도 11은 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자의 제조 방법을 나타낸 도면;
도 12는 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자의 제조 방법을 나타낸 도면;
도 13은 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자의 제조 방법을 나타낸 도면;
도 14는 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자의 제조 방법을 나타낸 도면; 및
도 15는 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자의 제조 방법을 나타낸 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, "제1 도전형" 및 "제2 도전형"이라는 용어는 N 또는 P형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 이하, 본 발명의 일실시예에서는 제1 도전형이 N형이고, 제2 도전형이 P형인 경우를 예시하여 설명한다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 쇼트키 다이오드 내장 반도체 소자를 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명에 적용가능한 바람직한 실시예에 따른 쇼트키 다이오드 내장 반도체 소자는 고농도의 N+형 기판(10)의 상부에 형성되는 N형 에피층(20);상기 N형 에피층(20) 상부에 적층되는 P형 바디층(30); 상기 P형 바디층(30) 상부에 적층되는 고농도의 N+형 소스층(40); 상기 N+형 소스층(40)으로부터 N형 에피층(20)의 일부까지 수직 방향으로 제1 깊이만큼 형성되는 게이트 트렌치(50); 상기 게이트 트렌치(50)의 좌우로 일정 거리 이격되어 형성되며, 상기 소스층(40)으로부터 에피층(20)의 일부까지 형성되는 바디 트렌치(60); 및 상기 바디 트렌치(60)의 외측벽에 접하면서 에피층(20)에 형성되는 P형 가드링(70);을 포함한다.
먼저, 본 발명의 일 실시예에 따른 반도체 소자는 고농도의 N+형 기판(10) 및 상기 N+형 기판(10)의 상부에 일정 두께로 형성된 저농도의 N형 에피텍셜층(이하, 에피층)을 포함한다. 또한, 상기 에피층(20)의 상부에는 P형 바디층(30)이 적층되고, 상기 바디층(30)의 상부에는 고농도의 N+형 소스층(40)이 순서대로 적층된다.
또한, 본 발명은 이와 같이 형성되는 반도체 기판(10) 상에 상기 N+형 소스층(40)으로부터 N형 에피층(20)까지 수직 방향으로 일정 깊이만큼 형성된 게이트 트렌치(50) 및 바디 트렌치(60)를 포함한다. 이때, 상기 게이트 트렌치(50) 및 바디 트렌치(60)는 상기 소스층(40)으로부터 각각 제1 깊이 및 제2 깊이로 형성되며, 서로 일정 거리 이격되어 있다. 이때, 상기 제1 깊이 및 제2 깊이는 동일할 수도 있으며, 상기 제1 깊이가 제2 깊이보다 작은 값일 수 있다. 또한, 상기 바디 트렌치(60)는 상기 게이트 트렌치(50)를 중심으로 좌우로 위치하고 있다. 이에 따라, 상기 게이트 트렌치(50)와 상기 바디 트렌치(60) 사이의 영역(즉, 메사(mesa)) 폭도 거의 같거나 동일하다.
본 발명에 적용가능한 실시예에 따른 게이트 트렌치(50)는 게이트 폴리 실리콘(51) 및 게이트 절연막(52)을 포함한다. 이때, 상기 게이트 폴리 실리콘(51)은 별도의 게이트 메탈(미도시)과 전기적으로 연결된다. 더불어, 상기 게이트 폴리 실리콘(51)에는 예를 들면 N형 또는 P형 불순물이 도핑될 수 있다.
또한, 상기 게이트 트렌치(50)의 위에는 층간 절연막(53)이 형성되어 있다. 따라서, 상기 게이트 폴리 실리콘(51)과 바디 트렌치(60)에 형성되는 소스 메탈(64)은 상호간 쇼트되지 않는다.
본 발명에 적용가능한 실시예에 따른 바디 트렌치(60)는 도 1과 같이 사각 형태의 트렌치 구조로 형성될 수 있다. 물론, 본 발명은 상기 실시예로 한정되지 않으며, 상기 바디 트렌치(60)의 하단부는 곡면 형태로 구성될 수도 있다.
이때, 상기 바디 트렌치(60)의 외측벽에 접하면서 상기 에피층(20)에 P형 가드링(70)이 형성된다. 바람직하게는, 상기 P형 가드링(70)은 상기 에피층 및 바디층의 일부 영역을 포함하여 형성될 수 있다. 상기 P형 가드링(70)은 상기 바디 트렌치(60)의 모서리 부분과 에피층(20)이 접촉하는 영역에 형성되어 상기 모서리 부분에서 발생가능한 항복 현상(breakdown effect)을 방지하는 역할을 수행한다. 이때, 상기 가드링(70)은 상기 모서리 부분에서 형성되는 공핍층의 곡률 및 전기장의 세기를 완화시킴으로써 쇼트키 다이오드의 항복 전압(breakdown voltage)를 향상시키게 된다. 이에 따라 상기 쇼트키 다이오드를 내장한 반도체 소자는 고속 스위칭 특성을 구현함과 동시에 큰 전류를 제어할 수 있게 된다.
본 발명에 적용가능한 바람직한 실시예에서 상기 P형 가드링(70)은 P형 바디층(30)과 동일한 농도로 도핑될 수 있다. 이때, 상기 P형 가드링(70)은 P형 바디층(30)과 같은 농도의 P형으로 도핑되어 쇼트키 다이오드의 항복 전압(breakdown voltage)을 향상시키게 된다. 또한, 상기 P형 가드링(70)의 도핑 농도를 하기에 기재할 바디 확산 영역(80)의 도핑 농도와 상이하게 구성함으로써 상기 바디 확산 영역(80)의 확산과는 별개로 상기 P형 가드링(70)을 제어할 수 있다.
또한, 본 발명에 따른 반도체 소자는 상기 바디 트렌치(60)의 내측벽을 따라 배리어 메탈(63)이 형성된다. 즉, 상기 배리어 메탈(63)은 저농도의 N형 에피층(20), P형 바디층(30) 및 고농도의 N+형 소스층(40)에 형성된다. 실질적으로, 상기 배리어 메탈(63)과 상기 N형 에피층(20)은 상호간 쇼트키 컨택을 이루며, 또한 실리사이드를 이룬다.
이와 같이, 본 발명에 따른 반도체 소자는 상기 배리어 메탈(63)이 실질적으로 N형 에피층(20)에 쇼트키 컨택됨으로써, 상기 컨택 영역에 쇼트키 다이오드가 자연스럽게 형성된다. 즉, 상기 배리어 메탈(63)은 쇼트키 메탈층 역할을 한다. 물론, P형 바디층(30)과 N형 에피층(20)은 pn 접합 다이오드를 이룬다. 따라서, 본 발명에 따른 반도체 소자는 pn 접합 다이오드뿐만 아니라 쇼트키 다이오드를 내장하게 된다. 이때, 상기 배리어 메탈(63)은 Co, Ta, Mo, Ti, Pt, W, Ni, TiN 중 선택되는 어느 하나일 수 있으나, 상기 일 예로 본 발명이 한정되지는 않는다.
또한, 소스 메탈(64)이 상기 바디 트렌치(60) 내부에 증착되어 상기 배리어 메탈(63) 위에 형성될 수 있다. 상기 소스 금속으로는 AlCu 합금(Cu 내 0.5 내지 1.5%의 Al 포함), Cu, W, Al 등이 적용될 수 있으나, 상기 일 예로 본 발명이 한정되지는 않는다.
도 2에 도시된 바와 같이, 본 발명에 적용가능한 다른 실시예에서 상기 반도체 소자는 상기 바디 트렌치(60)의 외측벽에 접하도록 상기 P형 바디층(30) 영역에 형성되는 고농도의 P+형 바디 확산 영역(80)을 더 포함할 수 있다. 바람직하게는, 상기 P+형 바디 확산 영역(80)은 상기 N+형 소스층(40)의 하부면에 접촉하도록 형성될 수 있다.
상기 P+형 바디 확산 영역(80)은 N+ 소스, P형 바디 및 N형 에피층으로 구성된 NPN 기생 바이폴라 트랜지스터의 베이스의 도핑 농도를 높임으로써 상기 기생 바이폴라 트랜지스터가 동작하는 것을 방지하는 역할을 수행한다. 또한, P+형 상기 바디 확산 영역(80)은 소스 및 드레인의 공핍 영역이 겹치게 되는 펀치 스루(Punch through) 현상을 방지하는 역할을 수행한다.
이외 기타 구성들은 도 1을 통해 상세히 설명하였으므로 이하 생략한다.
도 3 내지 도 6은 본 발명의 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자를 나타낸 도면이다.
본 발명에 적용가능한 바람직한 실시예에 따른 쇼트키 다이오드 내장 반도체 소자는 고농도의 N+형 기판(10)의 상부에 형성되는 N형 에피층(20);상기 N형 에피층(20) 상부에 적층되는 P형 바디층(30); 상기 P형 바디층(30) 상부에 적층되는 고농도의 N+형 소스층(40); 상기 N+형 소스층(40)으로부터 N형 에피층(20)의 일부까지 수직 방향으로 제1 깊이만큼 형성되는 게이트 트렌치(50); 상기 게이트 트렌치(50)의 좌우로 일정 거리 이격되어 형성되나, 상기 N+형 소스층(40)으로부터 수직 방향으로 서로 상이한 깊이로 형성되는 제1 및 제2 바디 트렌치(61,62); 및 상기 제1 바디 트렌치(61)의 외측벽에 접하면서 상기 N형 에피층(20)에 형성되는 P형 제1 가드링(71);을 포함한다.
상기 실시예에서는 도 1의 실시예와 달리, 게이트 트렌치(50)의 좌우에 형성되는 제1 및 제2 바디 트렌치(61,62)의 깊이가 서로 상이하다. 도 3의 경우, 상기 게이트 트렌치(50)의 좌측에 형성되는 바디 트렌치를 제1 바디 트렌치(61), 우측에 형성되는 바디 트렌치를 제2 바디 트렌치(62)로 한정하였으나, 본 발명은 상기 실시예로 한정되지 않는다.
도 3에서, 상기 제1 바디 트렌치(61)는 상기 N+형 소스층(40)으로부터 N형 에피층(20)의 일부까지 형성된다. 상기 제1 바디 트렌치(61)의 깊이인 제2 깊이는 게이트 트렌치(50)의 깊이와 동일하거나, 상기 게이트 트렌치(50)의 깊이 값보다 작을 수 있다. 반면에, 제2 바디 트렌치(62)는 상기 N+형 소스층(40)으로부터 P형 바디층(30)의 일부까지만 형성되며, 상기 제1 바디 트렌치(61)의 깊이보다 작은 깊이로 형성될 수 있다.
또한, 상기 제1 바디 트렌치(61)의 외측벽에 접하도록 상기 에피층(20)의 일부 영역에 P형 제1 가드링(71)이 형성될 수 있다. 바람직하게는, 상기 P형 제1 가드링(71)은 N형 에피층(20) 및 P형 바디층(30)의 일부영역을 포함하여 형성될 수 있다. 이때, 상기 P형 제1 가드링(71)은 P형 바디층(30)의 불순물 농도와 동일한 농도로 도핑될 수 있다.
제2 바디 트렌치(62)는 상기 N+형 소스층(40)으로부터 P형 바디층(30)의 일부까지 형성된다. 상기 제2 바디 트렌치(62)는 상기 N형 에피층(20)과 직접 접촉하지 못하기 때문에 상기 N형 에피층(20)과 쇼트키 컨택을 형성하지는 못하나, 상기 제2 바디 트렌치(62)의 하부면의 P형 바디층(30)의 두께에 따라 상기 제2 바디 트렌치(62)는 유사 쇼트키 다이오드처럼 작동할 수도 있다.
이때, 제2 바디 트렌치(62)는 도 3에서처럼 외측벽에 별도의 P형 가드링이 형성되지 않을 수도 있으며, 도 4에서처럼 외측벽에 P형 제2 가드링(72)이 형성될 수도 있다. 바람직하게는, 상기 P형 제2 가드링(72)은 P형 바디층(30)의 불순물 농도와 동일한 농도로 도핑될 수 있다.
또한, 도 5에서처럼 본 발명에 적용가능한 실시예에 따른 반도체 소자는 상기 제1 및 제2 바디 트렌치(61,62)의 외측벽에 접하도록 상기 바디층(30) 영역에 형성된 고농도의 P+형 바디 확산 영역(80)을 더 포함할 수 있다. 바람직하게는, 상기 P+형 바디 확산 영역(80)은 상기 N+형 소스층(40)의 하부면에 접촉하도록 형성될 수 있다. 이외 기타 관련 사항은 도 1을 통해 상세히 설명하였으므로 이하 생략한다.
또한, 도 6에서처럼 본 발명에 적용가능한 실시예에 따른 반도체 소자는 고농도의 P+형 바디 확산 영역(80) 및 P형 제1 및 제2 가드링(71,72)을 포함할 수 있다. 이때, 상기 제1 바디 트렌치(61)의 외측벽에 형성되는 P+형 바디 확산 영역(80) 및 P형 제2 가드링(72)은 도 6과 같이 중첩되어 형성될 수 있다.
도 7 및 도 8은 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자를 나타낸 도면이다.
도 7에 도시된 바와 같이, 본 발명에 적용가능한 바람직한 실시예에 따른 쇼트키 다이오드 내장 반도체 소자는 고농도의 N+형 기판(10)의 상부에 형성되는 N형 에피층(20); 상기 N형 에피층(20) 상부에 적층되는 P형 바디층(30); 상기 P형 바디층(30) 상부에 적층되는 고농도 N+형 소스층(40); 상기 N+형 소스층(40)으로부터 N형 에피층(20)의 일부까지 수직 방향으로 제1 깊이만큼 형성되는 게이트 트렌치(50); 상기 게이트 트렌치(50)의 좌우로 일정 거리 이격되어 형성되나, 상기 N+형 소스층(40)으로부터 P형 바디층(30)의 일부까지 수직 방향으로 형성되는 제1 및 제2 바디 트렌치(61,62); 및 상기 제1 바디 트렌치(61)의 외측벽에 접하면서 상기 P형 바디층(30)에 형성되는 P형 제1 가드링(71);을 포함한다.
도 1 내지 도 6의 실시예와 달리, 도 7 내지 도 8에서는 제1 및 제2 바디 트렌치(61,62)가 상기 N+형 소스층(40)으로부터 P형 상기 바디층(30)까지만 형성된다. 이때, 상기 제1 바디 트렌치(61)는 하부면이 상기 N형 에피층(20)의 상부면과 가까운 거리를 갖도록 형성될 수 있으며, 이 경우 상기 제1 바디 트렌치(61)는 유사 쇼트키 다이오드와 같이 작동할 수 있다.
도 7과 같이, 본 발명에 적용가능한 실시예에서 상기 제1 및 제2 바디 트렌치(61,62)는 동일한 깊이로 형성되고, 상기 제1 및 제2 바디 트렌치(61,62)의 외측벽에 접하도록 상기 P형 바디층(30)에 P형 제1 및 제2 가드링(71,72)이 형성될 수 있다. 이때, 상기 P형 제1 및 제2 가드링(71,72)의 불순물 농도는 상기 P형 바디층(30)의 불순물 농도와 동일하게 도핑될 수 있다.
또는, 도 8과 같이, 본 발명에 적용가능한 실시예에서 상기 제1 및 제2 바디 트렌치(61,62)는 서로 상이한 깊이로 형성될 수 있다. 이때, 상기 제1 바디 트렌치(61)보다 작은 깊이로 형성된 제2 바디 트렌치(62)의 하부면에는 P형 제2 가드링(72)이 형성될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자의 제조 방법을 나타낸 도면이다.
먼저, 도 9a에서처럼 고농도의 N+형 기판(10) 상에 N형 에피층(20), P형 바디층(30) 및 고농도의 N+형 소스층(40)이 순서대로 적층되고, 상기 N+형 소스층(40)으로부터 N형 에피층(20)의 일부까지 수직 방향으로 제1 깊이만큼 게이트 트렌치(50)가 형성된 반도체 소자 상에 상기 게이트 트렌치(50)와 일정 거리 이격되며 상기 N+형 소스층(40)으로부터 N형 에피층(20)의 일부까지 수직방향으로 연장되는 트렌치 구조를 형성하기 위해 제2 깊이만큼 식각한다. 바람직하게는, 고농도의 N+형 기판(10) 상에 N형 에피층(20), P형 바디층(30) 및 고농도의 N+형 소스층(40)이 순서대로 적층되고, 상기 N+형 소스층(40)으로부터 N형 에피층(20)의 일부까지 수직 방향으로 제1 깊이만큼 게이트 트렌치(50)가 형성된 반도체 소자 상에 옥사이드(100)를 증착하고, 상기 옥사이드 층(100) 위에 식각할 영역을 개방한 식각마스크를 형성하여 상기 식각마스크의 개방된 영역을 식각할 수 있다. 이때, 본 발명의 일 실시예에 따라 상기 옥사이드 층(100)의 식각과는 별도로, 상기 반도체 소자를 제2 깊이만큼 식각할 수 있다.
이때, 본 발명의 일 실시예에서 상기 제2 깊이 값으로는 0.3㎛내지 0.9㎛ 적용될 수 있다. 다만, 상기 제2 깊이 값은 상시 소스층의 표면으로부터 상기 반도체 소자의 바디층(30)을 관통할 수 있는 깊이 값의 일 예에 불과할 뿐, 상기 일 예와 다른 상기 반도체 소자의 바디층(30)을 관통할 수 있는 깊이 값 또한 본 발명에 적용될 수 있다.
이후, 도 9b와 같이, 상기 식각된 바디 컨택 영역 내부에 P형 불순물을 이온 주입하여 P형 불순물 영역(73)을 형성한다.
이때, 본 발명에 적용가능한 실시예에서 상기 P형 불순물로는 BF2 또는 B11 등이 적용될 수 있다. 또한, 상기 P형 불순물의 틸트(tilt) 각도는 0도가 적용될 수 있다. 바람직하게는, 상기 P형 불순물의 농도는 1×1012 atoms/cm2 내지 4×1013 atoms/cm2이 적용될 수 있다. 또한, 상기 P형 불순물 주입 후에 급속 열처리(RTA) 공정을 수행하여 상기 불순물의 결함을 제거하면서 확산을 최소화시킬 뿐 아니라 불순물을 활성화 시킬 수 있다.
이어, 도 9c와 같이, 앞서 이온 주입한 P형 불순물 영역(73)을 관통하며 제3 깊이만큼 식각하여 바디 트렌치(60)를 형성한다. 이때, 상기 제3 깊이 값으로는 상기 P형 불순물(73) 영역을 관통하기에 적정한 깊이 값이 적용될 수 있으며, 바람직하게는 0.1㎛내지 0.3㎛ 적용될 수 있다.
또한, 상기 식각 방법으로는 별도의 마스크가 필요 없는 전면 식각(blanket etching) 방법이 적용되어 제3 깊이만큼 식각할 수 있다. 왜냐하면 보통의 식각 공정은 선택적 특성을 갖기 때문에 서로 다른 특성을 갖는 옥사이드 층(100)과 반도체 소자의 경우 별도의 마스킹 없이 상기 옥사이드 층(100)이 증착되지 않은 반도체 소자 부분만을 식각할 수 있다.
이후, 도 9d와 같이, 바디 트렌치(60) 내부에 배리어 메탈(63)을 형성하고, 상기 배리어 메탈(63) 상에 소스 메탈(64)을 형성할 수 있다. 본 발명에 적용가능한 실시예에서 상기 배리어 메탈(63)로는 Mo, Ti, Pt, W, Ni, TiN 등이 적용될 수 있으며, 상기 소스 메탈(64)로는 Ti, TiN, W 등이 적용될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자의 제조 방법을 나타낸 도면이다.
먼저, 도 10a에서처럼 고농도의 N+형 기판(10) 상에 N형 에피층(20), P형 바디층(30) 및 고농도의 N+형 소스층(40)이 순서대로 적층되고, 상기 N+형 소스층(40)으로부터 N형 에피층(20)의 일부까지 수직 방향으로 제1 깊이만큼 게이트 트렌치(50)가 형성된 반도체 소자 상에 상기 게이트 트렌치(50)와 일정 거리 이격되며 상기 N+형 소스층(40)으로부터 수직방향으로 연장되는 트렌치 구조를 형성하기 위해 제4 깊이만큼 식각한다. 바람직하게는, 상기 반도체 소자 상에 옥사이드(100)를 증착하고, 상기 옥사이드 층(100) 위에 식각할 영역을 개방한 식각마스크를 형성하여 상기 식각마스크의 개방된 영역을 식각할 수 있다. 이때, 본 발명의 일 실시예에 따라 상기 옥사이드 층(100)의 식각과는 별도로, 상기 반도체 소자를 제4 깊이만큼 식각할 수 있다.
이때, 본 발명의 일 실시예에서 상기 제4 깊이 값으로는 0.2㎛내지 0.3㎛ 적용될 수 있다. 다만, 상기 제4 깊이 값은 상기 반도체 소자의 N+형의 소스층의 표면으로부터 상기 N+형 소스층(40)을 관통할 수 있는 깊이 값의 일 예에 불과할 뿐, 상기 일 예와 다른 상기 반도체 소자의 N+형 소스층(40)을 관통할 수 있는 깊이 값 또한 본 발명에 적용될 수 있다.
이후, 도 10b와 같이, 상기 식각 단계에서 식각된 영역 내부에 고농도의 P+형 불순물을 이온 주입하여, 고농도의 P+형 불순물 영역(81)을 형성한다.
이때, 본 발명에 적용가능한 실시예에서 상기 고농도의 P+형 불순물로는 BF2 등이 적용될 수 있다. 바람직하게는, 상기 고농도의 P+형 불순물의 농도는 5×1014 atoms/cm2 내지 1×1016 atoms/cm2 이 적용될 수 있다. 또한, 상기 고농도의 P+형 불순물 주입 후에 900 내지 1050℃ 로 30초 동안 질소 가스 환경 하에서 급속 열처리(RTA) 공정을 수행하여 상기 불순물의 결함을 제거하면서 확산을 최소화시킬 뿐 아니라 불순물을 활성화 시킬 수 있다.
이어, 도 10c와 같이, 앞서 이온 주입한 고농도의 P+형 불순물 영역(81)을 관통하며 수직 방향으로 제5 깊이만큼 식각한다. 이때, 상기 제5 깊이로는 0.1㎛내지 0.5㎛ 적용될 수 있다.
또한, 상기 식각 방법으로는 별도의 마스크가 필요없는 전면 식각(blanket etching) 방법이 적용되어 제5 깊이만큼 식각할 수 있다. 왜냐하면 보통의 식각 공정은 선택적 특성을 갖기 때문에 서로 다른 특성을 갖는 옥사이드 층(100)과 반도체 소자의 경우 별도의 마스킹 없이 상기 옥사이드 층(100)이 증착되지 않은 반도체 소자 부분만을 식각할 수 있다.
또한, 상기 식각된 영역 내부에 P형 불순물을 이온 주입하여 P형 불순물 영역(73)을 형성한다. 이때, 본 발명에 적용가능한 실시예에서 상기 P형 불순물로는 BF2 또는 B11 등이 적용될 수 있다. 또한, 상기 P형 불순물의 틸트(tilt) 각도는 0도가 적용될 수 있다. 바람직하게는, 상기 P형 불순물의 농도는 1×1012 atoms/cm2 내지 4×1013 atoms/cm2이 적용될 수 있다. 또한, 상기 P형 불순물 주입 후에 급속 열처리(RTA) 공정을 수행하여 상기 불순물의 결함을 제거하면서 확산을 최소화시킬 뿐 아니라 불순물을 활성화 시킬 수 있다.
이어, 도 10d와 같이, 앞서 이온 주입한 P형 불순물 영역(73)을 관통하며 제3 깊이만큼 식각하여 바디 트렌치(60)를 형성한다. 이때, 상기 P형 불순물 영역(73)을 관통하기에 적정한 제3 깊이로는 0.1㎛내지 0.3㎛ 적용될 수 있다.
또한, 상기 식각 방법으로는 별도의 마스크가 필요없는 전면 식각(blanket etching) 방법이 적용되어 제3 깊이만큼 식각할 수 있다. 왜냐하면 보통의 식각 공정은 선택적 특성을 갖기 때문에 서로 다른 특성을 갖는 옥사이드 층(100)과 반도체 소자의 경우 별도의 마스킹 없이 상기 옥사이드 층(100)이 증착되지 않은 반도체 소자 부분만을 식각할 수 있다.
이후, 도 10e와 같이, 바디 트렌치(60) 내부에 배리어 메탈(63)을 형성하고, 상기 배리어 메탈(63) 상에 소스 메탈(64)을 형성할 수 있다. 본 발명에 적용가능한 실시예에서 상기 배리어 메탈(63)로는 Co, Mo, Ti, Pt, W, Ni, TaN, TiN 등이 적용될 수 있으며, 상기 소스 메탈(64)로는 Ti, W 등이 적용될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자의 제조 방법을 나타낸 도면이다.
도 11a는 도 10a와 동일하므로, 이와 관련된 상세한 설명은 생략한다.
이후, 도 11b와 같이, 상기 식각 단계에서 식각된 영역 중 일부분인 제2 영역에 대해 쇼트키 마스크(200)를 형성한다. 이와 같은 방법을 통해 상기 쇼트키 마스크(200)가 형성되지 않은 제1 영역에 대해서만 이어지는 식각 공정이 수행되도록 한다.
이어, 상기 제1 영역에 대하여 수직 방향으로 제3 깊이만큼 식각한다. 이때, 상기 제3 깊이로는 N+형 소스층(40)의 표면으로부터 P형 바디층(30)을 관통할 수 있는 깊이 값이 적용될 수 있으며, 바람직하게는 0.3㎛내지 0.9㎛가 적용될 수 있다.
이어, 도 11c와 같이, 상기 제1 영역 내부에 P형 불순물을 이온 주입하여 P형 불순물 영역(73)을 형성한다. 이때, 본 발명에 적용가능한 실시예에서 상기 P형 불순물로는 BF2, B11 등이 적용될 수 있다. 바람직하게는, 상기 P형 불순물의 농도는 1×1012 atoms/cm2 내지 4×1013 atoms/cm2 이 적용될 수 있다. 또한, 상기 P형 불순물 주입 후에 급속 열처리(RTA) 공정을 수행하여 상기 불순물의 결함을 제거하면서 확산을 최소화시킬 뿐 아니라 불순물을 활성화 시킬 수 있다.
이어, 도 11d와 같이, 반도체 소자 상의 쇼트키 마스크(200)를 제거하고, 제1 및 제2 영역에 대해 제4 깊이만큼 식각하여 제1 및 제2 바디 트렌치(61,62)를 형성한다. 이때, 상기 제4 깊이로는 제1 영역 내 주입된 P형 불순물 영역(73)을 관통할 수 있는 깊이 값이 적용될 수 있으며, 제2 영역 또한 이와 동시에 상기 제4 깊이만큼 식각한다. 상기 제4 깊이 값으로는 0.1㎛내지 0.3㎛ 적용될 수 있다.
또한, 상기 식각 방법으로는 별도의 마스크가 필요 없는 전면 식각(blanket etching) 방법이 적용되어 제5 깊이만큼 식각할 수 있다. 왜냐하면 보통의 식각 공정은 선택적 특성을 갖기 때문에 서로 다른 특성을 갖는 옥사이드 층(100)과 반도체 소자의 경우 별도의 마스킹 없이 상기 옥사이드 층(100)이 증착되지 않은 반도체 소자 부분만을 식각할 수 있다.
이후, 도 11e와 같이, 제1 및 제2 바디 트렌치(61,62) 내부에 배리어 메탈(63)을 형성하고, 상기 배리어 메탈(63) 상에 소스 메탈(64)을 형성할 수 있다. 본 발명에 적용가능한 실시예에서 상기 배리어 메탈(63)로는 Co, Ta, TaN, Mo, Ti, Pt, W, Ni, TiN 등이 적용될 수 있으며, 상기 소스 메탈(64)로는 Ti, W 등이 적용될 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자의 제조 방법을 나타낸 도면이다.
도 12a 및 도 12b는 도 11a 및 도 11b와 동일하므로, 이와 관련된 상세한 설명은 생략한다.
이어, 도 12c와 같이, 쇼트키 마스크(200)를 제거하고, 제1 및 제2 영역 내부에 P형 불순물을 이온 주입하여 P형 불순물 영역을 형성한다. 이때, 본 발명에 적용가능한 실시예에서 상기 P형 불순물로는 BF2, B11 등이 적용될 수 있다. 바람직하게는, 상기 P형 불순물의 농도는 1×1012 atoms/cm2 내지 4×1013 atoms/cm2 이 적용될 수 있다. 또한, 상기 P형 불순물 주입 후에 급속 열처리(RTA) 공정을 수행하여 상기 불순물의 결함을 제거하면서 확산을 최소화시킬 뿐 아니라 불순물을 활성화 시킬 수 있다.
이어, 도 12d와 같이, 제1 및 제2 영역에 대해 제4 깊이만큼 식각하여 제1 및 제2 바디 트렌치(61,62)를 형성한다. 이때, 상기 제4 깊이로는 제1 영역 내 주입된 P형 불순물(73)을 관통할 수 있는 깊이 값이 적용될 수 있으며, 제2 영역 또한 이와 동시에 상기 제4 깊이만큼 식각한다. 이때, 상기 제4 깊이로는 0.1㎛내지 0.2㎛ 적용될 수 있다.
또한, 상기 식각 방법으로는 별도의 마스크가 필요 없는 전면 식각(blanket etching) 방법이 적용되어 제5 깊이만큼 식각할 수 있다. 왜냐하면 보통의 식각 공정은 선택적 특성을 갖기 때문에 서로 다른 특성을 갖는 옥사이드 층(100)과 반도체 소자의 경우 별도의 마스킹 없이 상기 옥사이드 층(100)이 증착되지 않은 반도체 소자 부분만을 식각할 수 있다.
이후, 도 12e와 같이, 제1 및 제2 바디 트렌치(61,62) 내부에 배리어 메탈(63)을 형성하고, 상기 배리어 메탈(63) 상에 소스 메탈(64)을 형성할 수 있다. 본 발명에 적용가능한 실시예에서 상기 배리어 메탈(63)로는 Co, Ta, TaN, Mo, Ti, Pt, W, Ni, TiN 등이 적용될 수 있으며, 상기 소스 메탈(64)로는 Ti, W 등이 적용될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자의 제조 방법을 나타낸 도면이다.
도 13a는 도 11a와 동일하므로, 이와 관련된 상세한 설명은 생략한다.
이어, 도 13b와 같이, 식각된 내부 영역에 고농도의 P+형 불순물을 이온 주입하여 고농도의 P+형 불순물 영역(81)을 형성한다. 이때, 본 발명에 적용가능한 실시예에서 상기 고농도의 P+형 불순물로는 BF2 등이 적용될 수 있다. 바람직하게는, 상기 고농도의 P+형 불순물의 농도는 5×1014 atoms/cm2 내지 1×1016 atoms/cm2 이 적용될 수 있다. 또한, 상기 고농도의 P+형 불순물 주입 후에 900 내지 1050℃ 로 질소 환경 하에서 30초 동안 급속 열처리(RTA) 공정을 수행하여 상기 불순물의 결함을 제거하면서 확산을 최소화시킬 뿐 아니라 불순물을 활성화 시킬 수 있다
이어, 도 13c와 같이, 상기 식각 단계에서 식각된 영역 중 일부분인 제2 영역에 대해 쇼트키 마스크(200)를 형성한다. 이와 같은 방법을 통해 상기 쇼트키 마스크(200)가 형성되지 않은 제1 영역에 대해서만 이어지는 식각 공정이 수행되도록 한다.
이어, 상기 제1 영역에 대하여 수직 방향으로 제3 깊이만큼 식각한다. 이때, 상기 제3 깊이로는 상기 고농도의 P+형 불순물 영역(바디 확산 영역,81) 및 P형 바디층(30)을 관통할 수 있는 깊이 값이 적용될 수 있으며, 바람직하게는 0.3㎛내지 0.9㎛가 적용될 수 있다.
이어, 도 13d와 같이, 상기 제1 영역 내부에 P형 불순물을 이온 주입하여 P형 불순물 영역(73)을 이온 주입한다. 이때, 본 발명에 적용가능한 실시예에서 상기 P형 불순물로는 BF2, B11 등이 적용될 수 있다. 바람직하게는, 상기 P형 불순물의 농도는 1×1012 atoms/cm2 내지 4×1013 atoms/cm2 이 적용될 수 있다. 또한, 상기 P형 불순물 주입 후에 급속 열처리(RTA) 공정을 수행하여 상기 불순물의 결함을 제거하면서 확산을 최소화시킬 뿐 아니라 불순물을 활성화 시킬 수 있다.
이어, 도 13e와 같이, 쇼트키 마스크(200)를 제거하고 제1 및 제2 영역에 대해 제4 깊이만큼 식각하여 제1 및 제2 바디 트렌치(61,62)를 형성한다. 이때, 상기 제4 깊이로는 제1 영역 내 주입된 P형 불순물 영역(73)을 관통할 수 있는 깊이 값이 적용될 수 있으며, 바람직하게는 0.1㎛내지 0.3㎛ 적용될 수 있다.
또한, 상기 식각 방법으로는 별도의 마스크가 필요 없는 전면 식각(blanket etching) 방법이 적용되어 제5 깊이만큼 식각할 수 있다. 왜냐하면 보통의 식각 공정은 선택적 특성을 갖기 때문에 서로 다른 특성을 갖는 옥사이드 층(100)과 반도체 소자의 경우 별도의 마스킹 없이 상기 옥사이드 층(100)이 증착되지 않은 반도체 소자 부분만을 식각할 수 있다.
이후, 도 13f와 같이, 제1 및 제2 바디 트렌치(61,62) 내부에 배리어 메탈(63)을 형성하고, 상기 배리어 메탈(63) 상에 소스 메탈(64)을 형성할 수 있다. 본 발명에 적용가능한 실시예에서 상기 배리어 메탈(63)로는 Mo, Ti, Pt, W, Ni, TiN 등이 적용될 수 있으며, 상기 소스 메탈(64)로는 Ti, W 등이 적용될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자의 제조 방법을 나타낸 도면이다.
도 14a 내지 도 14c는 도 13a 내지 도 13c와 동일하므로, 이와 관련된 상세한 설명은 생략한다.
이어, 도 14d와 같이, 쇼트키 마스크(200)를 제거하고 제1 영역 및 제2 영역 내부에 P형 불순물을 이온 주입하여 P형 불순물 영역(73)을 형성한다. 이때, 본 발명에 적용가능한 실시예에서 상기 P형 불순물로는 BF2, B11 등이 적용될 수 있다. 바람직하게는, 상기 P형 불순물의 농도는 1×1012 atoms/cm2 내지 4×1013 atoms/cm2이 적용될 수 있다. 또한, 상기 P형 불순물 주입 후에 급속 열처리(RTA) 공정을 수행하여 상기 불순물의 결함을 제거하면서 확산을 최소화시킬 수 있다.
이어, 도 14e와 같이, 제1 및 제2 영역에 대해 제4 깊이만큼 식각하여 제1 및 제2 바디 트렌치(61,62)를 형성한다. 이때, 상기 제4 깊이로는 제1 및 제2 영역 내 주입된 P형 불순물 영역(73)을 관통할 수 있는 깊이 값이 적용될 수 있으며, 바람직하게는 0.1㎛내지 0.3㎛ 적용될 수 있다.
또한, 상기 식각 방법으로는 별도의 마스크가 필요 없는 전면 식각(blanket etching) 방법이 적용되어 제5 깊이만큼 식각할 수 있다. 왜냐하면 보통의 식각 공정은 선택적 특성을 갖기 때문에 서로 다른 특성을 갖는 옥사이드 층(100)과 반도체 소자의 경우 별도의 마스킹 없이 상기 옥사이드 층(100)이 증착되지 않은 반도체 소자 부분만을 식각할 수 있다.
또한, 상기 식각 공정을 통해 제2 바디 트렌치(62)의 외측벽에는 고농도의 P+형 불순물 영역(81, 바디 확산 영역)이 P형 불순물 영역(73, 가드링)과 서로 중첩되어 형성될 수 있다.
이후, 도 14f와 같이, 제1 및 제2 바디 트렌치(61,62) 내부에 배리어 메탈(63)을 형성하고, 상기 배리어 메탈(63) 상에 소스 메탈(64)을 형성할 수 있다. 본 발명에 적용가능한 실시예에서 상기 배리어 메탈(63)로는 Co, Ta, TaN, Mo, Ti, Pt, W, Ni, TiN 등이 적용될 수 있으며, 상기 소스 메탈(64)로는 Ti, W 등이 적용될 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드 내장 반도체 소자의 제조 방법을 나타낸 도면이다.
먼저, 도 15a에서처럼 고농도의 N+형 기판(10) 상에 N형 에피층(20), P형 바디층(30) 및 고농도의 N+형 소스층(40)이 순서대로 적층되고, 상기 소스층(40)으로부터 에피층(20)의 일부까지 수직 방향으로 제1 깊이만큼 게이트 트렌치(50)가 형성된 반도체 소자 상에 상기 게이트 트렌치(50)와 일정 거리 이격되며 상기 소스층(40)으로부터 수직방향으로 연장하여 트렌치 구조를 형성하기 위해 제2 깊이만큼 식각한다. 바람직하게는, 고농도의 N+형 기판(10) 상에 N형 에피층(20), P형 바디층(30) 및 고농도의 N+형 소스층(40)이 순서대로 적층되고, 상기 소스층(40)으로부터 에피층(20)의 일부까지 수직 방향으로 제1 깊이만큼 게이트 트렌치(50)가 형성된 반도체 소자 상에 옥사이드(100)를 증착하고, 상기 옥사이드 층(100) 위에 식각할 영역을 개방한 식각마스크를 형성하여 상기 식각마스크의 개방된 영역을 식각할 수 있다. 이때, 본 발명의 일 실시예에 따라 상기 옥사이드 층(100)의 식각과는 별도로, 상기 반도체 소자를 제2 깊이만큼 식각할 수 있다.
이때, 본 발명의 일 실시예에서 상기 제2 깊이 값으로는 0.3㎛내지 0.4㎛ 적용될 수 있다. 이때, 상기 제2 깊이 값은 상기 반도체 소자의 N+형 소스층(40)의 표면으로부터 상기 N+형 소스층(40)을 관통할 뿐만 아니라, 상기 N+형 소스층의 일부 아래 영역까지의 깊이 값이 적용될 수 있으며, 상기 반도체 소자의 N+형 소스층(40)을 관통하며 상기 N+형 소스층(40) 아래 일정 여유 영역을 형성할 수 있는 깊이 값 또한 상기 제2 깊이 값으로 적용될 수 있다.
이어, 도 15b와 같이, 일전에 식각된 영역 내부에 P형 불순물을 이온 주입하여 P형 불순물 영역(73)을 형성한다. 이때, 본 발명에 적용가능한 실시예에서 상기 P형 불순물로는 BF2, B11 등이 적용될 수 있다. 바람직하게는, 상기 P형 불순물의 농도는 1×1013 atoms/cm2 내지 1×1014 atoms/cm2이 적용될 수 있다. 이때, 상기 P형 불순물의 농도는 도 9 내지 도 13의 경우보다 높은 농도를 갖는다. 또한, 상기 P형 불순물 주입 후에 급속 열처리(RTA) 공정을 수행하여 상기 불순물의 결함을 제거하면서 확산을 최소화시킬 뿐 아니라 불순물을 활성화 시킬 수 있다.
이어, 도 15c와 같이, 상기 식각된 영역 중 일부분인 제2 영역에 대해 쇼트키 마스크(200)를 형성한다. 이와 같은 방법을 통해 상기 쇼트키 마스크(200)가 형성되지 않은 제1 영역에 대해서만 이어지는 식각 공정이 수행되도록 한다.
이어, 상기 제1 영역에 대하여 수직 방향으로 제3 깊이만큼 식각한다. 이때, 상기 제3 깊이로는 제1 영역 내 주입된 P형 불순물 영역(73)을 관통할 수 있는 깊이 값이 적용될 수 있으며, 바람직하게는 0.1㎛내지 0.3㎛가 적용될 수 있다.
상기와 같이 형성된 제1 바디 트렌치(61)는 하부면이 상기 N형 에피층(20)의 상부면과 가까운 거리를 갖도록 형성될 수 있으며, 상기 P형 불순물 영역(73)과 더불어 유사 쇼트키 다이오드와 같이 작동할 수 있다.
이후, 도 15d와 같이, 제1 및 제2 바디 트렌치(61,62) 내부에 배리어 메탈(63)을 형성하고, 상기 배리어 메탈(63) 상에 소스 메탈(64)을 형성할 수 있다. 본 발명에 적용가능한 실시예에서 상기 배리어 메탈(63)로는 Co, Ta, TaN, Mo, Ti, Pt, W, Ni, TiN 등이 적용될 수 있으며, 상기 소스 메탈(64)로는 Ti, W 등이 적용될 수 있다.
상기와 같은 방법을 이용하여 종래의 관련 기술 대비 적은 양의 마스크 공정을 활용하여 본 발명에 따른 쇼트키 다이오드가 내장된 반도체 소자를 제조할 수 있다. 이렇게 본 발명을 통해 마스킹 공정의 횟수를 감소시킬 수 있어, 전반적인 반도체 제조 공정의 단가를 낮출 수 있다는 효과가 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10: 기판 20: 에피층
30: 바디층 40: 소스층
50: 게이트 트렌치 51: 게이트 폴리 실리콘
52: 게이트 절연막 53: 층간 절연막
60: 바디 트렌치 61: 제1 바디 트렌치
62: 제2 바디 트렌치 63: 배리어 메탈
64: 소스 메탈 70: 가드링
71: 제1 가드링 72: 제2 가드링
73: P형 불순물 영역 80: 바디 확산 영역
81: 고농도의 P+형 불순물 영역 100: 옥사이드 층
200: 쇼트키 마스크

Claims (55)

  1. 기판의 상부에 형성되는 제1 도전형의 에피층;
    상기 에피층 상부에 적층되는 제2 도전형의 바디층;
    상기 바디층 상부에 적층되는 제1 도전형의 소스층;
    상기 소스층으로부터 상기 에피층의 일부까지 수직 방향으로 형성되는 게이트 트렌치;
    상기 게이트 트렌치의 좌우로 일정 거리 이격되어 형성되며, 상기 소스층으로부터 상기 에피층의 일부까지 수직 방향으로 형성되는 바디 트렌치;
    상기 바디 트렌치의 내벽을 따라 형성된 배리어 메탈; 및
    상기 배리어 메탈과 접촉하고, 상기 에피층에 형성되는 제2 도전형의 가드링;을 포함하고,
    상기 바디 트렌치의 하부면은 상기 에피층과 직접 접촉하여, 상기 바디 트렌치의 하부면이 상기 에피층과 쇼트키 접촉을 형성하고,
    상기 바디층과 상기 에피층이 만나는 경계면 아래에 상기 가드링의 일 부분이 형성되되,
    상기 바디 트렌치의 외측벽에 접하도록 상기 바디층에 형성되는 제2 도전형의 바디 확산 영역;을 포함하는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  2. 제 1항에 있어서,
    상기 게이트 트렌치는,
    상기 게이트 트렌치 내에 형성되는 게이트 폴리 실리콘; 및
    상기 게이트 폴리 실리콘을 둘러싸며 상기 게이트 폴리 실리콘과 주변 소자들을 절연시키는 게이트 절연막;을 포함하는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  3. 제 1항에 있어서,
    상기 가드링은,
    상기 에피층 및 바디층의 일부 영역을 포함하여 형성되는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  4. 제 1항에 있어서,
    상기 가드링의 도핑 농도는,
    상기 바디층의 도핑 농도와 동일한 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  5. 삭제
  6. 제 1항에 있어서,
    상기 바디 확산 영역은,
    상기 소스층의 하부면에 접촉하도록 형성되는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  7. 기판의 상부에 형성되는 제1 도전형의 에피층;
    상기 에피층 상부에 적층되는 제2 도전형의 바디층;
    상기 바디층 상부에 적층되는 제1 도전형의 소스층;
    상기 소스층으로부터 상기 에피층의 일부까지 수직 방향으로 형성되는 게이트 트렌치;
    상기 게이트 트렌치의 좌우로 일정 거리 이격되어 형성되나, 상기 소스층으로부터 수직 방향으로 서로 상이한 깊이로 형성되는 제1 및 제2 바디 트렌치; 및
    상기 제1 바디 트렌치의 외측벽에 접하면서 상기 에피층에 형성되는 제2 도전형의 제1 가드링을 포함하고,
    상기 제 1 바디 트렌치의 하부 표면은 상기 에피층과 직접 접촉하여, 상기 제 1 바디 트렌치의 하부 표면이 상기 에피층과 쇼트키 접촉을 형성하고, 상기 제1 가드링의 일부는 상기 바디층과 상기 에피층이 만나는 경계면 아래에 형성되는 쇼트키 다이오드 내장 반도체 소자.
  8. 제 7항에 있어서,
    상기 게이트 트렌치는,
    상기 게이트 트렌치 내에 형성되는 게이트 폴리 실리콘; 및
    상기 게이트 폴리 실리콘을 둘러싸며 상기 게이트 폴리 실리콘과 주변 소자들을 절연시키는 게이트 절연막;을 포함하는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  9. 제 7항에 있어서,
    상기 제1 바디 트렌치는 상기 소스층으로부터 에피층의 일부까지 수직 방향으로 형성되며,
    상기 제2 바디 트렌치는 상기 소스층으로부터 바디층의 일부까지 수직 방향으로 형성되는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  10. 제 7항에 있어서,
    상기 제1 가드링은,
    상기 에피층 및 바디층의 일부 영역을 포함하여 형성되는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  11. 제 7항에 있어서,
    상기 제2 바디 트렌치의 외측벽에 접하면서 상기 바디층에 형성되는 제2 도전형의 제2 가드링;을 더 포함하는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  12. 제 11항에 있어서,
    상기 제1 및 제2 가드링의 도핑 농도는,
    상기 바디층의 도핑 농도와 동일한 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  13. 제 7항에 있어서,
    상기 제1 바디 트렌치 및 제2 바디 트렌치의 외측벽에 접하도록 상기 바디층에 형성되는 제2 도전형의 바디 확산 영역;을 더 포함하는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  14. 제 13항에 있어서,
    상기 바디 확산 영역은,
    상기 소스층의 하부면에 접촉하도록 형성되는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  15. 제 13항에 있어서,
    상기 제2 바디 트렌치의 외측벽에 접하도록 상기 바디층에 형성되는 제2 도전형의 제2 가드링;을 더 포함하는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  16. 제 15항에 있어서,
    상기 제1 및 제2 가드링의 도핑 농도는,
    상기 바디층의 도핑 농도와 동일한 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  17. 제 15항에 있어서,
    상기 바디 확산 영역 및 제2 가드링은 중첩하여 형성되는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  18. 기판의 상부에 형성되는 제1 도전형의 에피층;
    상기 에피층 상부에 적층되는 제2 도전형의 바디층;
    상기 바디층 상부에 적층되는 제1 도전형의 소스층;
    상기 소스층으로부터 상기 에피층의 일부까지 수직 방향으로 형성되는 게이트 트렌치;
    상기 게이트 트렌치의 좌우로 일정 거리 이격되어 형성되나, 상기 소스층으로부터 상기 바디층의 일부까지 수직 방향으로 형성되는 제1 및 제2 바디 트렌치;
    상기 제1 바디 트렌치의 외측벽에 접하도록 상기 바디층에 형성되는 제2 도전형의 제1 가드링; 및
    상기 바디층에 형성되고, 상기 제2 바디 트렌치의 하부 표면 아래에 형성되는 제2 가드링;을 포함하고,
    상기 제1 가드링과 상기 제1 바디 트렌치와 접촉하는 면적이 상기 제2 가드링과 상기 제2 바디 트렌치와 접촉하는 면적과 상이한 쇼트키 다이오드 내장 반도체 소자.
  19. 제 18항에 있어서,
    상기 게이트 트렌치는,
    상기 게이트 트렌치 내에 형성되는 게이트 절연막과 게이트 폴리실리콘을 포함하는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  20. 제 18항에 있어서,
    상기 제1 및 제2 바디 트렌치는 동일한 깊이로 형성되는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  21. 제 20항에 있어서,
    상기 제2 바디 트렌치의 외측벽에 접하도록 상기 바디층에 형성되는 제2 도전형의 제2 가드링;을 더 포함하는 쇼트키 다이오드 내장 반도체 소자.
  22. 제 20항에 있어서,
    상기 제1 및 제2 가드링의 도핑 농도는,
    상기 바디층의 도핑 농도와 동일한 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  23. 제 18항에 있어서,
    상기 제1 및 제2 바디 트렌치는 서로 다른 깊이로 형성되는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  24. 제 23항에 있어서,
    상기 제2 바디 트렌치의 하부면에 접하도록 상기 바디층에 형성되는 제2 도전형의 제2 가드링;을 더 포함하는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  25. 제 1항 내지 제4항 및 제6항 내지 제 24항 중 어느 한 항에 있어서,
    상기 제1 도전형과 제2 도전형은 서로 상보적인 도전형으로,
    제1 도전형은 N형이고, 제2 도전형은 P형인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자.
  26. 기판 상에 제1 도전형의 에피층, 제2 도전형의 바디층 및 고농도 제1 도전형의 소스층이 순서대로 적층되고, 상기 소스층으로부터 상기 에피층의 일부까지 수직 방향으로 제1 깊이만큼 게이트 트렌치가 형성된 반도체 소자 내 쇼트키 다이오드를 제조하는 방법에 있어서,
    (A) 상기 게이트 트렌치와 일정 거리 이격되며 상기 소스층으로부터 에피층의 일부까지 수직방향으로 제2 깊이만큼 식각하는 단계;
    (B) 상기 (A) 단계에서 식각된 내부에 제2 도전형의 불순물을 이온 주입하여 가드링을 형성하는 단계;
    (C) 상기 제2 도전형의 불순물을 관통하며 제3 깊이만큼 식각하여 바디 트렌치를 형성하는 단계; 및
    (D) 상기 바디 트렌치의 내벽을 따라 배리어 메탈을 형성하는 단계;를 포함하고,
    상기 가드링은 상기 배리어 메탈과 접촉하며 상기 에피층에 형성되고,
    상기 바디 트렌치의 하부면은 상기 에피층과 직접 접촉하여, 상기 바디 트렌치의 하부면이 상기 에피층과 쇼트키 접촉을 형성하고,
    상기 가드링의 일 부분이 상기 바디층과 상기 에피층이 만나는 경계면 아래에 형성되되,
    상기 (A) 단계는,
    (A-1) 상기 소스층의 표면으로부터 수직 방향으로 제4 깊이만큼 식각하는 단계;
    (A-2) 상기 (A-1) 단계에서 식각된 내부에 제2 도전형의 불순물을 이온 주입하는 단계; 및
    (A-3) 상기 (A-2) 단계에서 주입한 불순물을 관통하며 에피층의 일부까지 제5 깊이만큼 식각하는 단계;를 포함하는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  27. 제 26항에 있어서,
    상기 (A) 단계에 앞서,
    상기 반도체 소자 상에 상기 (A) 단계에서 식각할 영역을 개방한 식각마스크를 형성하는 단계;를 더 포함하고,
    상기 (A) 단계는,
    상기 식각마스크를 통해 개방된 영역을 식각하는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  28. 제 26항에 있어서,
    상기 (A) 단계의 제2 깊이는 상기 소스층의 표면으로부터 0.3㎛ 내지 0.9㎛인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  29. 제 26항에 있어서,
    상기 (B) 단계의 불순물 농도는 1×1012 atoms/cm2 내지 4×1013 atoms/cm2 인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  30. 제 26항에 있어서,
    상기 (B) 단계 이후 상기 반도체 소자 상에 RTA 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  31. 제 26항에 있어서,
    상기 (C) 단계의 제3 깊이는 0.1㎛ 내지 0.3㎛ 인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  32. 제 26항에 있어서,
    상기 (C) 단계의 식각 방법은,
    전면 식각(blanket etching) 방법인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  33. 삭제
  34. 제 26항에 있어서,
    상기 (A-1) 단계의 제4 깊이는 상기 소스층의 표면으로부터 0.2㎛ 내지 0.3㎛인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  35. 제 26항에 있어서,
    상기 (A-2) 단계의 제2 도전형의 불순물 농도는 5×1014 atoms/cm2 내지 1×1016 atoms/cm2 인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  36. 제 26항에 있어서,
    상기 (A-3) 단계의 제5 깊이는 0.1㎛내지 0.5㎛ 인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  37. 제 26항에 있어서,
    상기 (A-1) 단계 및 (A-3) 단계의 식각 방법은,
    전면 식각(blanket etching) 방법인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  38. 기판 상에 제1 도전형의 에피층, 제2 도전형의 바디층 및 제1 도전형의 소스층이 순서대로 적층되고, 상기 소스층으로부터 에피층의 일부까지 수직 방향으로 게이트 트렌치가 형성된 반도체 소자 내 쇼트키 다이오드를 제조하는 방법에 있어서,
    (A) 상기 게이트 트렌치와 좌우로 일정 거리 이격되며 상기 소스층으로부터 수직방향으로 제2 깊이만큼 식각하는 단계;
    (B) 상기 (A) 단계에서 식각된 영역 중 일부분인 제2 영역에 대해 쇼트키 마스크를 형성하는 단계;
    (C) 상기 쇼트키 마스크가 형성되지 않은 제1 영역에 대해 수직 방향으로 제3 깊이만큼 식각하는 단계;
    (D) 상기 (C) 단계에서 식각된 내부에 제2 도전형의 불순물을 이온 주입하는 단계;및
    (E) 상기 제1 및 제2 영역에 대해 제4 깊이만큼 식각하여 제1 및 제2 바디 트렌치를 형성하는 단계;를 포함하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  39. 제 38항에 있어서,
    상기 (A) 단계에 앞서,
    상기 반도체 소자 상에 상기 (A) 단계에서 식각할 영역을 개방한 식각마스크를 형성하는 단계;를 더 포함하고,
    상기 (A) 단계는,
    상기 식각마스크를 통해 개방된 영역을 식각하는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  40. 삭제
  41. 제 38항에 있어서,
    상기 (B) 단계의 제3 깊이는 0.3㎛ 내지 0.9㎛인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  42. 제 38항에 있어서,
    상기 (D) 단계의 불순물 농도는 1×1012 atoms/cm2 내지 4×1013 atoms/cm2 인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  43. 제 38항에 있어서,
    상기 (D) 단계 이후 상기 반도체 소자 상에 RTA 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  44. 제 38항에 있어서,
    상기 (E) 단계의 제4 깊이는 0.1㎛ 내지 0.3㎛인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  45. 제 38항에 있어서,
    상기 (E) 단계의 식각 방법은,
    전면 식각(blanket etching) 방법인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  46. 제 38항에 있어서,
    상기 (E) 단계에 앞서,
    (D2)상기 제2 영역의 식각된 내부에 제2 도전형의 불순물을 이온 주입하는 단계;를 더 포함하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  47. 제 46항에 있어서,
    상기 (D) 단계 및 (D2) 단계의 불순물 농도는 1×1012 atoms/cm2 내지 4×1013 atoms/cm2 인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  48. 제 38항에 있어서,
    상기 (B) 단계에 앞서,
    (A2) 상기 (A) 단계에서 식각된 내부에 제2 도전형의 불순물을 이온 주입하는 단계;를 포함하는 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  49. 제 48항에 있어서,
    상기 (E) 단계에 앞서,
    (D2)상기 제2 영역의 식각된 내부에 제2 도전형의 불순물을 이온 주입하는 단계;를 더 포함하는 쇼트키 다이오드 내장 반도체 소자 제조 방법.
  50. 삭제
  51. 기판 상에 제1 도전형의 에피층, 제2 도전형의 바디층 및 제1 도전형의 소스층이 순서대로 적층되고, 상기 소스층으로부터 에피층의 일부까지 수직 방향으로 게이트 트렌치가 형성된 반도체 소자 내 쇼트키 다이오드를 제조하는 방법에 있어서,
    (A) 상기 게이트 트렌치와 좌우로 일정 거리 이격되며 상기 소스층으로부터 수직방향으로 제2 깊이만큼 식각하는 단계;
    (B) 상기 (A) 단계에서 식각된 내부에 제2 도전형의 불순물을 이온 주입하는 단계;
    (C) 상기 (A) 단계에서 식각된 영역 중 일부분인 제2 영역에 대해 쇼트키 마스크를 형성하는 단계; 및
    (D) 상기 쇼트키 마스크를 형성하지 않은 제1 영역에 대해 상기 제2 도전형의 불순물을 관통하며 제3 깊이만큼 식각하는 단계;를 포함하는 쇼트키 다이오드 내장 반도체 소자 제조방법.
  52. 제 51항에 있어서,
    상기 (A) 단계의 제2 깊이는 상기 소스층의 표면으로부터 0.3㎛ 내지 0.4㎛인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조방법.
  53. 제 51항에 있어서,
    상기 (B) 단계의 불순물 농도는 1×1013 atoms/cm2 내지 1×1014 atoms/cm2 인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조방법.
  54. 제 51항에 있어서,
    상기 (D) 단계의 제3 깊이는 0.1㎛ 내지 0.3㎛인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조방법.
  55. 제 26항 내지 제 32항, 제 34항 내지 제 39항, 제 41항 내지 제 49항 및 제 51항 내지 제 54항 중 어느 한 항에 있어서,
    상기 제1 도전형과 제2 도전형은 서로 상보적인 도전형으로,
    제1 도전형은 N형이고, 제2 도전형은 P형인 것을 특징으로 하는 쇼트키 다이오드 내장 반도체 소자 제조방법.
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