CN103178114B - 具有低衬底泄露的绝缘栅极双极型晶体管 - Google Patents

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Abstract

在本发明中提供了一种高电压横向扩散金属氧化物半导体(HV？LDMOS)器件(具体为绝缘栅极双极结型晶体管(IGBT))及其制造方法。该器件包括具有至少一个高度掺杂的埋置部分的半导体衬底；在衬底上方生长的第一掺杂阱；在第一阱上形成的栅极结构；在栅极结构的一侧上形成的源极和在栅极结构的另一侧形成的漏极；以及在第一阱中形成的具有U形截面的第二掺杂阱。漏极的一部分形成在位于所述第二阱之外的第一阱上方。本发明还提供了一种具有低衬底泄露的绝缘栅极双极型晶体管。

Description

具有低衬底泄露的绝缘栅极双极型晶体管
技术领域
一般而言，本发明涉及半导体技术，更具体而言，涉及高电压半导体器件及其制造方法。
背景技术
在半导体集成电路(IC)的材料、设计、加工和制造方面的技术进步使不断缩小的IC器件成为可能，其中，每一代都具有比上一代更小且更复杂的电路。
当采用由诸如金属氧化物半导体场效应晶体管(MOSFET)的器件组成的半导体电路进行高电压应用时，诸如高电压横向扩散金属氧化物半导体器件(HVLDMOS)，包括高电压绝缘栅极双极型晶体管(HVIGBT)，由于在先进技术中继续按比例缩减，在降低电压性能方面会产生问题。为了阻止源极和漏极之间的穿通现象，或者为了降低源极和漏极的电阻，标准MOS制造工艺流程可以伴随有多次高浓度的注入。当器件可靠性降低时经常会发生大量的衬底泄露和电压击穿。
HVMOS晶体管的性能通常受到其衬底泄露和击穿电压(BV)阈值的限制。大量的衬底泄露降低转换速度并增加不想要的寄生双极结(BJT)导通和闩锁的可能性。虽然已开发了包括使用全部或者部分的绝缘体上硅(SOI)衬底的各种方法来减少衬底泄露，但仍需继续寻找具有低衬底泄露和高击穿电压阈值的HVLDMOS器件以及以高成本效率的方式制造该器件的方法。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种高电压半导体晶体管，包括：轻掺杂半导体衬底，具有第一导电类型；埋置层，位于所述半导体衬底的第一部分中，所述埋置层具有第二导电类型；第一阱区域，具有所述第二导电类型并且形成在所述轻掺杂半导体衬底上方，所述第一阱区域的掺杂物浓度低于所述埋置层的掺杂物浓度，所述埋置层部分地位于所述第一阱区域中；第二阱区域，位于所述第一阱区域中并且具有所述第一导电类型，所述第二阱区域在漏极和源极之间的横截面为U形，其中，所述U形的两个端部延伸至所述第一阱区域的顶面；第一绝缘结构，位于所述U形的第二阱区域内的所述第一阱区域上方并且部分地嵌在所述U形的第二阱区域内的所述第一阱区域内且不接触所述第二阱区域；第二绝缘结构，位于所述U形的第二阱区域的第一端部上方；栅极结构，接近所述第一阱区域上方的第一绝缘结构并且部分地位于所述U形的第二阱区域的第二端部上方；漏极结构，位于所述第一阱区域中且与所述栅极结构位于所述第一绝缘结构的相对侧，所述漏极区域包括位于所述第一绝缘结构和所述第二绝缘结构之间的第一漏极部分和第二漏极部分，所述第二漏极部分与所述第一漏极部分位于所述第二绝缘结构的相对侧；抗穿通区域，位于所述第一漏极部分的下方；以及源极区域，位于所述第二阱区域中，所述源极区域设置在所述栅极结构的与所述漏极区域相对的一侧上。
在所述高电压半导体晶体管中，进一步包括：另一埋置层，所述另一埋置层位于所述半导体衬底的第二部分中并具有第二导电类型，所述另一埋置层的掺杂物浓度低于所述埋置层的掺杂物浓度。
在所述高电压半导体晶体管中，从上向下观察时，所述第二阱区域、所述第一绝缘结构、所述第二绝缘结构、所述栅极结构、所述漏极区域和所述源极区域均都具有圆锥曲线的形状。
在所述高电压半导体晶体管中，所述圆锥曲线是椭圆形。
在所述高电压半导体晶体管中，所述圆锥曲线是抛物线形。
在所述高电压半导体晶体管中，从上向下观察时，所述半导体衬底、所述埋置层、所述第一阱区域、所述第二阱区域、所述第一绝缘结构、所述第二绝缘结构、所述栅极结构、所述漏极区域和所述源极区域均包括垂曲线形状。
在所述高电压半导体晶体管中，所述第二阱区域包括第一部分、第二部分和第三部分，所述第一部分和所述第三部分是所述U形的端部，所述第二部分是所述U形的底部，并且所述第一部分和所述第三部分具有不同的尺寸。
在所述高电压半导体晶体管中，所述第二阱的第一部分、第二部分和第三部分均具有不同的峰值掺杂物浓度。
在所述高电压半导体晶体管中，所述抗穿通区域具有第二掺杂类型，并且所述抗穿通区域的峰值掺杂物浓度高于所述第一阱区域的峰值掺杂物浓度。
在所述高电压半导体晶体管中，所述源极区域包括具有所述第一导电类型的第一源极区域和具有所述第二导电类型的第二源极区域。
在所述高电压半导体晶体管中，所述栅极结构包括栅电极，所述栅电极包含多晶硅。
在所述高电压半导体晶体管中，所述栅极结构包括栅极电介质，所述栅极电介质包含氧化硅或高k介电材料。
在所述高电压半导体晶体管中，所述栅极结构部分地形成在所述第一绝缘结构上。
在所述高电压半导体晶体管中，所述第一导电类型是p型，所述第二导电类型是n型。
根据本发明的另一方面，提供了一种制造高电压半导体晶体管的方法，包括：提供具有第一导电类型的轻掺杂半导体衬底；在所述半导体衬底的一部分中形成具有第二导电类型的埋置层；在所述衬底上方外延生长经过掺杂的第一阱区域，所述第一阱区域具有不同于所述第一导电类型的第二导电类型；对所述第一阱区域中具有第一导电类型的第二阱区域的第一部分和第三部分进行掺杂，所述第一部分和所述第三部分占据从所述第一阱区域的顶面开始并向下延伸至所述第一阱区域中的区域；对第二阱区域中位于所述第一阱区域中的第二部分进行掺杂，所述第二部分在所述第一阱区域的顶面下方从所述第一部分横向延伸至所述第三部分，其中，所述第二阱的所述第一部分、所述第二部分和所述第三部分形成U形第二阱区域；在所述U形第二阱区域内的第一阱部分中及其上方热生长第一绝缘层，并且在所述第二阱区域的第三部分上方的衬底上热生长第二绝缘层；在所述U形第二阱区域内的所述第一阱区域中对抗穿通区域进行掺杂；在所述衬底上形成栅极结构，所述栅极结构具有位于所述第一绝缘层上方的第一部分、位于所述第一阱区域上方的第二部分和位于所述第二阱区域的第一部分上方的第三部分；在所述第二阱区域的第一部分中形成源极区域，所述源级区域与所述第一绝缘层位于所述栅极结构的相对侧；以及在所述第一阱区域中形成漏极区域，其中，在所述抗穿通区域上方形成所述漏极区域的第一部分，在所述第二阱区域之外设置所述漏极结构的第二部分。
在所述方法中，进一步包括：在所述漏极区域的第一部分和第二部分、所述栅极结构和所述源极区域的上方均形成互连结构。
在所述方法中，通过同时对所述源极区域的一部分和所述漏极区域的一部分进行注入来部分地实施形成所述源极区域和形成所述漏极区域。
在所述方法中，形成所述埋置层包括对所述半导体衬底的一部分进行掺杂以及在800摄氏度以上的高温下对所述半导体衬底进行退火。
在所述方法中，在对所述第二阱区域的第一部分、第二部分和第三部分进行掺杂之前用介电材料涂布所述第一阱区域的顶面，并且在对所述第二阱区域的第一部分、第二部分和第三部分进行掺杂之后去除所述介电材料。
在所述方法中，所述热生长包括在500摄氏度以上的高温下将所述半导体衬底的一部分暴露于氧气和水。
在所述方法中，形成所述源极区域包括：在所述第二阱区域的第一部分中形成两个相反掺杂的区域。
附图说明
当与附图一起阅读时，根据下面的详细描述可以更好地理解本发明的各方面。应该强调，根据工业中的标准实践，对各个附图没有按比例绘制。实际上，为了清楚地论述，各个附图的尺寸可以被任意增大或减小。
图1A和图1B是两种类型的常规高电压横向扩散金属氧化物半导体(HVLDMOS)晶体管器件的截面图。
图2A是根据本发明的各个实施例的HVLDMOS晶体管的截面图。
图2B和图2C是根据本发明的各个实施例的HVLDMOS晶体管的俯视截面图。
图3是使用对比HVLDMOS和本发明的HVLDMOS实施例建模的衬底中的空穴电流的曲线图。
图4是在对比HVLDMOS和本发明的HVLDMOS实施例的晶体管操作期间在相同的切线之间的模型电势的曲线图。
图5A和图5B是根据本发明的各方面制造HVLDMOS器件的方法的流程图。
图6A至图6I是根据本发明的一些实施例在各个制造阶段的本发明HVLDMOS器件实施例的截面图。
参照附图更详细地说明本发明的各个实施例。
具体实施方式
本发明涉及具有低衬底泄露和高击穿电压阈值的半导体高电压横向扩散金属氧化物半导体(HVLDMOS)晶体管以及制造这种器件的方法。可以理解，下面的发明内容提供了为实现本发明的不同部件的许多不同实施例或实例。在下文描述部件和布置的特定实例以简化本发明。当然，这些仅是实例并不是限制性的。此外，在各个实例中，本发明可以重复参考标号和/或字母。这种重复是为了简明和清楚的目的并且其自身并不指示所讨论的各个实施例和/或配置之间的关系。而且，在随后的描述中第一部件在第二部件上方或在第二部件上的形成可以包括第一部件和第二部件以直接接触形成的实施例，并且也可以包括可以形成插入第一部件和第二部件之间的其他部件以使第一部件和第二部件可以不直接接触的实施例。
空间相对位置术语，诸如“之下”、“下方”、“下”、“之上”、“上”、“上方”等在本文中用于简便描述，以如图所示描述一个元件或部件与另一个(些)元件或部件的关系。可以理解空间相对位置术语预期涵盖使用或操作中的器件除了附图中所述的方位外的不同方位。例如，如果将图中的器件翻过来，描述为在其他元件“下方”或“之下”的元件可以取向为在其他元件或部件的“上方”。因此，示例性术语“下方”可以涵盖上方和下方两种方位。器件可以以其他方式取向(旋转90度或在其他方位)，并且相应地可以同样解释本文所用的空间相对位置描述符。
图1A是常规HVLDMOS晶体管的截面图。在图1A中，在p衬底101中制造n型HVMOS器件100。在衬底101中形成深n阱(n漂移区)102。在n阱102上方形成场氧化物108，而栅极140部分地位于场氧化物108的上方。在栅极140的相反两侧上形成源极和漏极。源极包括在p阱104中包含的一对相反掺杂的区域p+(132)和n+(133)。源极端子130与源极区域132和133电连接。在栅极140的一侧上以及在场氧化物108的边缘，n+掺杂漏极区120形成在n阱102中并且与漏极端子120电连接。在场氧化物108和深注入n漂移区102之间形成p顶区105。p顶区105是浮置层并且不与源极区域或漏极区域相连接。
图1B是另一常规HVLDMOS器件150的截面图。和图1A中的器件100不同，器件150的p顶层被替换成埋置p阱155。在图1B中，在p衬底151中制造n型HVLDMOS器件150。在衬底151中形成深n阱(n漂移区)152。在n阱152上形成场氧化物158，而栅极190部分地位于场氧化物158的上方。在栅极190的一侧上形成源极而在栅极190的另一侧上形成漏极。源极包括p型区域p+(182)和n型区域n+(183)，这两者均包含在p阱154中。源极端子180与源极区域182和183电连接。在栅极190的相反侧并且在场氧化物158的边缘上，n+掺杂漏极区域153形成在n阱152中并且与漏极端子170电连接。深注入区p阱155形成在深注入n漂移区152的中间并且还位于场氧化物158的下方，但不与场氧化物158连接。埋置p阱区域155是浮置层并且不与源极区域或漏极区域相连接。
本发明公开了一种HVLDMOS晶体管，具体为绝缘栅极双极型晶体管(IGBT)，其比图1A和图1B的晶体管具有改进的衬底泄露和击穿电压。器件操作期间的衬底泄露可以触发寄生双极结型晶体管(BJT)导通并导致器件闩锁和/或烧坏。闩锁电路是在寄生结构之间具有低阻抗路径的一种短路类型。寄生结构通常相当于半导体闸流管，其为一种正极-负极-正极-负极(PNPN)结构，充当挨着彼此堆叠的正极-负极-正极(PNP)和负极-正极-负极(NPN)晶体管。在闩锁期间，当其中一个晶体管导电时，另一个也开始导电。只要结构是正向偏置的，这两个晶体管就彼此全都保持饱和，并且一些电流流经晶体管。闩锁电路可以导致产品发生故障。
本发明的HVLDMOS使用U型第二阱在漏极结的一部分隔离空穴电流。U型第二阱通过形成低电势管道在晶体管之间有效地形成空穴电流并引导空穴电流以及阻挡空穴电流注入到衬底中。因为更多的空穴流经低电势管道，通过衬底泄露较少的电流。在高漏极电压和晶体管关断条件期间，在第二阱之外的具有较高掺杂浓度的埋置层引导高电势通过衬底，并且在漏极结构的一部分下方的抗穿通层减少通过内U型和第二阱区域的高电势。埋置层减少包括从漏极侧垂直向下到衬底的元件的PNP结的β增益。因此，埋置层和抗穿通层增大用于具有U形第二阱的HVLDMOS的击穿电压，同时U形第二阱显著降低空穴电流衬底泄露。
图2A示出了根据本发明的各个实施例的HVLDMOS晶体管200的截面图。图2A的HVLDMOS是不使用昂贵的绝缘体上硅(SOI)衬底和难以实现的工艺的具有低衬底泄露和高击穿电压(BV)阈值的晶体管。HVLDMOS200可以是高电压绝缘栅极双极型晶体管(HVIGBT)。在图2A中，提供了具有第一导电类型的轻掺杂的衬底201。在本实施例中，HVLDMOS晶体管200是n型HVLDMOS，并因此，衬底201包括p型硅衬底(p衬底)。衬底可以包括半导体晶圆，诸如硅晶圆。可选地或者另外地，在其他实施例中，衬底包括其他元素半导体，诸如锗；或者化合物半导体，诸如碳化硅、砷化镓、砷化铟和磷化铟。衬底可以包括合金半导体，诸如硅锗、碳化硅锗、磷化镓砷和磷化镓铟。
使用形成第二导电类型层的掺杂物，采用注入工艺在衬底201的顶面205及其一部分的下方形成埋置层202和203。例如，对于p型衬底来说，埋置层可以是n型。埋置层202和203具有不同的峰值掺杂物浓度。掺杂物可以是相同的或者不同的。根据各个实施例，位于漏极的一部分下方的埋置层203比埋置层202具有更高的峰值掺杂物浓度。在一些实施例中，埋置层203的峰值掺杂物浓度大约是埋置层202的峰值掺杂物浓度的两倍。在后续退火和其他工艺之后，埋置层203生长至如图2A所示的位于衬底顶面205上方的邻近层中。
在衬底201上方形成第一阱207，第一阱具有与衬底不同的导电类型。例如，衬底具有p型导电性，而第一阱具有n型导电性。在本实施例中，第一阱207是通过外延工艺使用掺杂物在p衬底201上方形成的N漂移区(n阱)。
在第一阱207中形成第二阱209，第二阱209具有与衬底201相同的导电类型。第二阱209被称为P体区(P-body)。第二阱209可以具有不同的部分，每一部分在第一阱207中都具有与其他部分不同的位置和深度。可以以分开的掺杂工艺形成两个或三个部分。例如，如图2A所示，第二阱P体区209具有三个部分：部分209a，其围绕源极区域224和226；部分209b，其以朝向漏极结构228和230的方向从部分209a延伸出去；和部分209c，其位于漏极结构的不同部分之间。P体区的三个部分彼此接合形成U形。U形的端部是209a和209c。U形的底部是部分209b。第二阱209将第一阱207分离成两个部分207a和207b。第一阱的部分207b被第二阱209围绕，而第一阱的部分207a围绕第二阱209。
N漂移区可以具有诸如磷的n型掺杂物，而P体区可以具有诸如硼的p型掺杂物。在一个实施例中，可以通过多个加工步骤(不论是现在已知的还是将来开发的)，诸如在衬底上生长牺牲氧化物，打开(opening)用于P体区或N漂移区的位置的图案，以及注入杂质来形成N漂移区和P体区。可以在三个分开实施的注入中使用两种或三种掩模形成这三个部分。也可以在两个分开实施的注入中使用两种掩模形成这三个部分，其中采用一个或多个注入步骤对部分209a和209c一起进行注入。在一个实施例中，这三个部分各自具有不同的掺杂物浓度分布曲线和不同的峰值掺杂物浓度。
两个场绝缘层208和210将栅极和漏极结构分离开。场绝缘层208将栅极结构和漏极结构分离开。场绝缘层210将漏极结构的不同部分228和230分离开并且设置在第二阱209的第三部分209c上方。栅极结构245和240具有位于第一阱N漂移区207b上方的第一部分和位于第二阱P体区209(209a)上方的第二部分。栅极结构包括栅极电介质240和形成在栅极电介质240上的栅电极245。栅极电介质240可以包括适合于高电压应用的氧化硅层。可选地，栅极电介质240可以可选地包括高k介电材料、氮氧化硅、其他合适的材料或它们的组合。高k材料可以选自金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化铪、或它们的组合。栅极电介质240可以具有多层结构，诸如一个氧化硅层和另一个高k材料层。可以采用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化物、其他合适的工艺、或它们的组合形成栅极电介质240。
栅电极245与金属互连件216相连接并设置在栅极电介质240的上方。栅电极245可以包括掺杂的或未掺杂的多晶体硅(或多晶硅)。可选地，栅电极层245可以包括诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi的金属，其他合适的导电材料，或它们的组合。可以通过CVD、PVD、ALD、镀法和其他工艺形成栅电极层245。栅电极层可以具有多层结构并且可以以多步骤工艺形成。
在第一阱207的顶面下方在两个场绝缘层208和210之间设置抗穿通层211。抗穿通层211可以是具有与位于抗穿通层211上方的掺杂漏极结构230相反且与第一阱207相同的导电类型的轻掺杂层。抗穿通层211具有比位于抗穿通层211周围的第一阱207更高的掺杂物浓度。漏极结构228和230形成在第一阱N漂移区207中并与上方的漏极互连件214连接。漏极结构228和230位于场氧化物208相对于栅极结构240和245的对面。漏极结构228通过场氧化物210与漏极结构230分离开。在漏极处施加高电压期间，抗穿通层211阻止晶体管的击穿电压通过漏极结构230，并通过具有更低阻抗的漏极结构228分散势能。
源极结构224和226设置在第二阱P体区209的上部209a的顶面中，位于栅极结构240和245相对于漏极结构228和230的对面。在一些实施例中，源极具有两个相反掺杂的区域224和226，这两个区域都形成在第二阱P体区209的上部209a的顶面中，并且都与上方的源极互连件218连接。源极结构的第一区域224和漏极结构230具有第一导电类型，其与衬底201的导电类型相同。源极结构的第二区域和漏极结构228可以具有第二导电类型，其与第一阱207的导电类型相同。例如，在图2A中，第一区域224和漏极结构228包括诸如磷或砷的n型掺杂物，而第二区域226和漏极结构230包括诸如硼的p型掺杂物。可以通过诸如离子注入或扩散的方法形成源极和漏极。可以采用快速热退火(RTA)工艺对注入的掺杂物进行退火。
图2B和图2C是图2A的横截面的不同实施例的俯视截面图。图2B示出其中HVLDMOS具有椭圆形俯视图的实施例，该实施例是圆形俯视图。如图2B中所示，视图B的横截面由从椭圆形俯视图的中心到边缘绘制的线产生的。视图B的横截面是图2A的横截面。相反地，图2A示出横跨第一阱207的顶面绘制的视图A线，其通过场绝缘层穿过各个晶体管元件。图2B和图2C在不同的实施例中示出截面视图A。
为便于参考，图2A和图2B用相同的元件标号来标记相同的元件。从椭圆形俯视图的中心开始，漏极结构部分228是最小的椭圆形。第二场氧化物210是围绕漏极结构部分228的实线椭圆形环状线圈。在第二场氧化物210下方的是第二阱的第三部分209c，其中用虚线示出该阱的边缘。注意到，在图2B中仅反映来自图2A的选定晶体管元件，因为许多元件位于视图A剖切面下方。呈放射状地继续向外，下一个椭圆形环状线圈是漏极结构部分230，然后是第一场氧化物208，接着是栅极介电层240。在栅极介电层240中示出的虚线表示位于栅极介电层240下方的第二阱的第一部分209a的边缘。邻近栅极电介质240的是源极结构224和226，接着是第二阱的暴露第一部分209a的一小部分。如图所示，第二阱的第一部分209a几乎从栅极电介质240下方的虚线一直延伸到椭圆形晶体管200a的较外侧的边缘。最外面的椭圆形环状线圈示出第一阱207的暴露区域。注意，第一阱207的一部分设置在整个椭圆形视图的下方并且仅暴露出一小部分。晶体管200a允许朝向椭圆形结构的中心设置漏极焊盘以最大化击穿电压并减少衬底泄露。然而，采用矩形部分，且在矩形部分的角部无明显不使用硅片空间(siliconrealestate)的情况下，在IC芯片上封装这些结构是困难的。图2B的实施例的一种变化是形成卵形晶体管，诸如跑道的形状。卵形具有相当直的长边，与不断弯曲的椭圆形相反。卵形可以被限定为使用多个角部区域且在矩形部分的角部减少不使用。取决于需要的晶体管尺寸，可以根据需要增大或减小长边。
根据各个实施例，HVLDMOS可以具有图2C的俯视截面图。如图2C所示，通过从漏极结构部分228的中心线到晶体管200b的边缘的部分限定视图B。该视图B的横截面与图2B的视图B的横截面相同，二者都通过图2A表示。在图2C中，漏极部分228被示出为抛物线、垂曲线、或卵形的一部分。描述这种形状的另一种方式可以是各个元件类似于字母“C”或横向“U”。围绕漏极部分228的所有的边重复图2A的各个相继的晶体管元件。如果横跨整个晶体管200b延伸视图B部分，那么大多数晶体管元件将会重复4次，除了漏极部分228(两次)和第一阱207的暴露部分(三次)。晶体管200b的形状也可以描述为截取图2B的晶体管的卵形伸长部分，然后在半路上使其弯曲。可以认为晶体管200b进一步最大化硅片空间的使用和性能并在按大小排列方面保持灵活性。通过增大或减小伸长的部分，可以制造更大或更小的HVLDMOS200b。朝向晶体管的中心设置漏极结构部分228和230。以虚线示出位于漏极结构228和230的一部分的上方的漏极焊盘214。
正如同图2B，为了方便参考，图2A和图2C用相同的元件标号标记相同的元件。自漏极结构部分228的中心线开始，第二场氧化物210是围绕漏极结构部分228的空心“C”。位于第二场氧化物210下方的是第二阱的第三部分209c，其中以虚线示出该阱的边缘。注意到在图2C中仅反映来自图2A的选定晶体管元件，因为许多元件位于视图A剖切面下方。继续向外朝向晶体管200b的顶边，下一个空心“C”是漏极结构部分230，然后是第一场氧化物208，接着是栅极介电层240。在栅极介电层240中示出的虚线表示位于栅极介电层240下方的第二阱的第一部分209a的边缘。邻近栅极电介质240的是源极结构224和226，接着是第二阱的暴露第一部分209a的一小部分。如图所示，第二阱的第一部分209a几乎从栅极电介质240下方的虚线一直延伸到晶体管200b的较外侧的边缘。最外面的部分是第一阱207的暴露区域，其中一小部分位于晶体管200b的中间。注意到，第一阱207的一部分设置在整个椭圆形视图的下方并且仅暴露出一小部分。
在一些实施例中，可以通过连接(enjoining)第二阱的第一部分209a的暴露部分封闭“C”或“U”的开口。在这些实施例中，第二阱的第一部分209a的暴露部分围绕整个晶体管200b，其中一小部分延伸到晶体管200b的中间部分中。第一阱207的暴露部分围绕整个晶体管200b，并且未延伸到晶体管200b的中间部分中。
在又一个实施例中，可以通过连接源极结构部分226封闭“C”或“U”的开口。源极结构部分226围绕整个晶体管200b，其中一小部分延伸到晶体管200b的中间部分中。第二阱209a的暴露部分和第一阱207的暴露部分围绕整个晶体管200b，并且不延伸到晶体管200b的中间部分中。
图3是使用对比HVLDMOS和图2A的横截面的HVLDMOS200建模的衬底中的空穴电流的曲线图。x轴表示如通过图2A的切线235所示的从漏极结构部分230到衬底201的深入衬底中的距离。y轴表示以每平方厘米安培数计的空穴电流的对数。虚线301对应于对比HVLDMOS，对比HVLDMOS的第二阱仅包含未延伸超过第一场氧化物且未穿过漏极结构下方的第一阱部分的第一和第二部分。实线303对应于具有本文所述U形的第二阱的HVLDMOS200。
在漏极结构230的顶面或其周围，任何一条线都未示出明显的空穴电流，但两条线在漏极结构230内都快速增大至高容量。对于线301，在整个第一阱207内，空穴电流都缓慢增大并且在大于1log每平方厘米安培数的相对高值趋于平稳状态。对于线303，在大约抗穿通层211处，空穴电流快速降低，在穿过被U形第二阱围绕的第一阱部分时保持相对稳定，并在第二阱的第二部分209b内部增大。然而，空穴电流在经过第二阱时在第二阱的衬底侧边缘快速降低至可忽略的电流。图3示出HVLDMOS200有效地引导空穴电流穿过晶体管而无衬底泄露。
图4是在对比HVLDMOS和图2A的HVLDMOS的晶体管操作期间切线235之间的模型电势的曲线图。x轴表示如通过图2A的切线235所示的从漏极结构部分230到衬底201的深入衬底中的距离。y轴表示以伏特计的电势。对于如虚线401所示的对比HVLDMOS，电势在漏极结构处略微增大并快速以相对不变的电势趋于平稳状态。对于如实线403所示的HVLDMOS200，电势在抗穿通层(图2A的层211)中较低，在被U形第二阱围绕的第一阱207b的部分中较高，并且在第二阱的第二部分209b(U形的底部)中再次降低。在位于第二阱下方的第一阱和衬底中，电势403增大。电势在第二阱的第二部分209b周围的下降是用于空穴电流的低电势管道。在第二阱下方，电位增大了0.7伏特，这使空穴电流产生偏置以保留在管道内。根据图3，很少的或者无空穴电流克服这种势垒进而到达衬底中。
图5A和图5B是根据本发明的各方面用于制造高电压横向扩散MOS半导体器件的方法500的流程图。应当注意到可以以互补金属氧化物半导体(CMOS)技术工艺流程实施方法500。因此，可以理解，可以在方法500之前、期间和之后提供其他工艺，并且一些工艺可以在本文中仅作简述。图5B示出根据本发明的一些实施例的方法500的一部分。
方法500开始于框501，其中提供了半导体衬底。衬底具有第一导电类型。例如，如图6A所示，衬底可以是p型，如衬底601。在各个实例中，衬底601是轻掺杂的硅晶圆。方法500继续到框503，其中将n型掺杂物注入到轻掺杂半导体衬底中。图6B示出在衬底601的顶面下方具有埋置层602和603的衬底601。首先图案化衬底601以保护预期不暴露于注入的区域。然后将n型掺杂物(例如，磷)注入到衬底中。峰值浓度可以位于进入衬底601中约5微米处。埋置层603接收比埋置层602更高的剂量。例如，埋置层603的峰值掺杂物浓度可以为约1E16，而埋置层602的峰值掺杂物浓度可以为埋置层603的峰值掺杂物浓度的一半。顶面保持平坦以进行后续外延工艺。在注入后，去除图案化以得到图6B的工件。在一些实施例中，在约800摄氏度的高温下对工件进行退火以完成埋置层的形成。
在图5A的操作505中，形成具有第二导电类型的第一阱区域，第二导电类型不同于衬底的第一导电类型。如图6C所示，例如，第一阱605可以是n阱，诸如在p衬底601上方形成的n阱(N-漂移区)。第一阱605可以采用本领域已知的外延工艺外延生长在衬底上方。例如，第一阱605可以约4微米厚，或者厚度在约2微米和约5微米之间。用于形成第一阱605的外延工艺具有将掺杂物从埋置层603扩散至新形成的第一阱605中的退火效应，以使埋置层603变大，如图6C中所示。
方法500继续到框507，其中在第一阱区域中形成第二阱区域。图5B更详细地示出框507的操作，图6D示出位于第一阱区域605中的第二阱区域607。在操作551中，在第一阱605上方沉积牺牲氧化物。牺牲氧化物随后被去除并用来保护顶面免受注入损伤。在操作553中，通过在第一阱605中注入具有第一导电类型的掺杂物来形成第二阱607的第一部分607a。在操作555中，通过在第一阱605中注入具有第一导电类型的掺杂物形成第二阱607的第三部分607c。这些操作553和555可能需要几个注入步骤以将掺杂物分散到工件中至足够的深度，例如，在约2微米至4微米深度处。在操作557中，通过在第一阱605中注入具有第一导电类型的掺杂物来形成第二阱607的第二部分607b。第二部分607b位于第一阱605顶面下方从第一部分607a横向延伸到第三部分607c。在操作559中通过蚀刻去除牺牲氧化物。可以首先采用第一图案实施操作553、555和557中的任一个操作，然后可以采用不同的图案实施其他操作。注入可以以不同的注入能量水平使用基本上相同的掺杂浓度以实现不同的深度，或者可以使用不同的浓度和不同的能量来实现不同的深度。
在一些实施例中，在一个操作中在第一阱605中形成第二阱607的第一部分607a和第三部分607c，而在另一个操作中形成第二部分607b。换句话说，在同一操作中在同一工艺工具中实施操作553和555。第二阱607的第一部分607a从第一阱605的顶面开始向下延伸到第一阱605中。第二阱607的第三部分607c也从第一阱605的顶面开始，但位于与第一部分607a不同的位置。可以在同一操作中通过使用具有两个开口的一个图案将p型掺杂物(例如硼)注入到第一阱605中形成第一部分607a和第三部分607c。然后在第二操作中使用不同的图案，在第一阱605中形成第二阱607的第二部分607b。第二阱具有与衬底601相同的第一导电类型。通过在不同的能量下使用不同的图案注入p型掺杂物来形成第二阱的第一和第三部分以及第二部分。为了穿过第一阱605至顶面下方足够的深度处，对于第二部分607b使用更高的能量。如图6D所示，得到的第二阱具有U形，但其他变化也是可能的。例如，第二阱可以是反向的H。
方法500继续到框509，其中在工件上形成一个或多个绝缘层，其也被称为场氧化物。绝缘层可以包括诸如氧化硅、氮化物的电介质或其他合适的绝缘材料。图6E示出在被第二阱607围绕的第一阱605b区域上方且在该第一阱605b区域中形成的第一场氧化物609以及在位于第二阱的第三部分607c上方形成的第二场氧化物610。可以通过热氧化物工艺形成场氧化物609和610。图案化工件以保护不需要场氧化物的区域，并在氧气和可选的水的存在下对工件进行高温(例如，约500摄氏度)处理。在使用时，水的存在加速氧化物形成工艺。
在方法500的下一框511中，通过对场氧化物609和610之间的第一阱区域进行掺杂或注入形成抗穿通区域，其也被称为抗穿通层。图6F示出位于被U形第二阱607围绕的第一阱的部分605b顶面下方的抗穿通层611。可以通过以中等至高能量注入磷或含磷掺杂物来形成抗穿通层611。
返回参照图5A，在操作513中，在工件上方建立栅极结构。如图6F所示，栅极结构613具有下介电层613a和上电极层613b。栅极结构613可以位于三个区域的上方：栅极结构613的第一部分位于绝缘层609的边缘上方，该栅极结构的第二部分位于第一阱605的顶面上方，以及该栅极结构的第三部分位于第二阱607的第一部分上方。通过包括光刻图案化和蚀刻的工艺实现栅极结构与这三个区域的精确覆盖。下文描述图案化位于这三个区域上方的栅极介电层和栅电极层的一个示例性方法。通过合适的工艺(诸如旋涂)在多晶硅电极层上形成光刻胶层，然后通过适当的光刻图案化方法对其进行图案化以形成图案化的光刻胶部件。然后，可以通过干蚀刻工艺将光刻胶图案转印到下面的多晶硅层和栅电极层，从而以多个加工步骤和各种适当的顺序形成栅电极和栅极电介质。通过光刻对准步骤来控制栅极结构与场氧化物、第一阱和第二阱的精确覆盖。之后剥离光刻胶层。在另一个实施例中，仅图案化栅电极层。在另一个实施例中，可以在多晶硅层上形成硬掩模层。在硬掩模层上形成图案化的光刻胶层。将光刻胶层的图案转印到硬掩模层，然后转印到多晶硅层以形成栅电极。硬掩模层可以包括氮化硅、氮氧化硅、碳化硅和/或其他合适的介电材料，并且可以采用诸如CVD或PVD的方法形成。
返回参照图5A，方法500继续到框515，其中形成源极区域和漏极区域。如图6G中所示，源极区域615包括两个区域615a和615b。第一源极区域615a可以具有第一导电类型，紧挨着第一源极区域615a形成的第二源极区域615b可以具有第二导电类型。例如，第一源极区域615a是p型而第二源极区域615b是n型，或者第一源极区域615a是n型而第二源极区域615b是p型。漏极区域617包括两个区域617a和617b。第一漏极区域617a可以具有第一导电类型；在第一漏极区域617a旁边，相对于第二场氧化物610和第二阱的第三部分607c的对面的位置形成的第二漏极区域617b可以具有第二导电类型。例如，第一漏极区域617a是p型，而第二漏极区域617b是n型，或者第一漏极区域617a是n型，而第二漏极区域617b是p型。在抗穿通层611上方形成具有与抗穿通层611不同的导电类型的第一漏极区域617a。
通过在各个区域中注入n型或p型或者这两种类型的掺杂物来形成第一和第二源极和漏极区域。可以同时对各部分进行注入。在一个实例中，同时对区域617a和615b进行注入；以及同时对区域617b和615a进行注入。在另一个实例中，使用一种类型的掺杂物对所有的区域进行注入，以及使用另一类型的掺杂物仅对两个区域进行注入。在又一些实例中，在不同的时间对这些区域进行注入。
返回参照图5A，在框517中在晶体管上方形成接触件和互连结构。如图6H所示，在晶体管的各个部件上方形成接触结构619、620、621和623。接触件619和620分别与一个漏极区域617a或617b连接。接触件621与栅极613连接。接触件623与源极区域615a和615b单独地或者共同地连接。层间电介质(ILD)624填充各个接触件之间的空间。在形成接触件之后，在形成互连件625、627和629之后完成第一互连层。
互连结构和接触件由诸如铝、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物的导电材料或它们的组合形成，也被称为铝互连件。可以通过包括物理汽相沉积(或溅射)、化学汽相沉积(CVD)或它们的组合的工艺形成铝互连件。形成铝互连件的其他制造技术可以包括用于图案化导电材料进行垂直连接(通孔和接触件)和水平连接(导线)的光刻加工和蚀刻。可选地，可以使用铜多层互连件来形成金属图案。铜互连结构可以包括铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或它们的组合。可以通过包括CVD、溅射、镀法或其他合适的工艺形成铜互连件。
ILD624包括氧化硅。可选地或者另外地，ILD624包括具有低介电常数(诸如，小于约3.5的介电常数)的材料。在一个实施例中，介电层包括二氧化硅、氮化硅、氮氧化硅、聚酰亚胺、旋涂玻璃(SOG)、氟掺杂的硅酸盐玻璃(FSG)、碳掺杂的氧化硅、黑金刚石应用材料公司，圣克拉拉，加利福尼亚)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、SiLK(陶氏化学公司，米德兰，密歇根州)、聚酰亚胺、和/或其他合适的材料。可以通过包括旋涂、CVD或其他合适的工艺的技术形成介电层。
接触件和互连件通常是在诸如双镶嵌工艺的集成工艺中由金属形成的。在双镶嵌工艺中，使用诸如铜的金属作为用于互连的导电材料。另一金属或金属合金可以另外地或者可选地用于不同导电部件。因此，氧化硅、氟化硅玻璃或低介电常数(k)材料可以用于ILD624。在双镶嵌工艺期间，在介电层中形成沟槽，以及在沟槽中填充铜。之后实施化学机械抛光(CMP)技术以深蚀刻和平坦化衬底表面。
在各个实施例中，本发明的结构提供了一种增强执行高电压器件，其被配置成在具有抗穿通层和位于n型阱下方的埋置层的衬底内的三阱结构(在n型阱内部延伸的p型阱中的小n阱)中形成的横向扩散MOS(HVLDMOS)，其使衬底泄露流降低至几乎为零。将漏极区域分离成两个区域，一个位于小n阱内，一个接触外侧的n型阱，从而使衬底在施加高漏极电压期间可用于电势线。
上面论述了若干实施例的部件。本领域普通技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍的实施例相同目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这些等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以在其中进行多种变化、替换以及改变。

Claims (21)

1.一种高电压半导体晶体管，包括：
轻掺杂半导体衬底，具有第一导电类型；
埋置层，位于所述半导体衬底的第一部分中并位于漏极结构的第二漏极部分下方，所述埋置层具有第二导电类型；
第一阱区域，具有所述第二导电类型并且形成在所述轻掺杂半导体衬底上方，所述第一阱区域的掺杂物浓度低于所述埋置层的掺杂物浓度，所述埋置层部分地位于所述第一阱区域中；
第二阱区域，位于所述第一阱区域中并且具有所述第一导电类型，所述第二阱区域在漏极和源极之间的横截面为U形，其中，所述U形的两个端部延伸至所述第一阱区域的顶面；
第一绝缘结构，位于所述U形的第二阱区域内的所述第一阱区域上方并且部分地嵌在所述U形的第二阱区域内的所述第一阱区域内且不接触所述第二阱区域；
第二绝缘结构，位于所述U形的第二阱区域的第一端部上方；
栅极结构，接近所述第一阱区域上方的第一绝缘结构并且部分地位于所述U形的第二阱区域的第二端部上方；
所述漏极结构，位于所述第一阱区域中且与所述栅极结构位于所述第一绝缘结构的相对侧，所述漏极区域包括位于所述第一绝缘结构和所述第二绝缘结构之间的第一漏极部分和所述第二漏极部分，所述第二漏极部分与所述第一漏极部分位于所述第二绝缘结构的相对侧；
抗穿通区域，位于所述第一漏极部分的下方；以及
源极区域，位于所述第二阱区域中，所述源极区域设置在所述栅极结构的与所述漏极区域相对的一侧上。
2.根据权利要求1所述的高电压半导体晶体管，进一步包括：另一埋置层，所述另一埋置层位于所述半导体衬底的第二部分中并具有第二导电类型，所述另一埋置层的掺杂物浓度低于所述埋置层的掺杂物浓度。
3.根据权利要求1所述的高电压半导体晶体管，其中，从上向下观察时，所述第二阱区域、所述第一绝缘结构、所述第二绝缘结构、所述栅极结构、所述漏极区域和所述源极区域均都具有圆锥曲线的形状。
4.根据权利要求3所述的高电压半导体晶体管，其中，所述圆锥曲线是椭圆形。
5.根据权利要求3所述的高电压半导体晶体管，其中，所述圆锥曲线是抛物线形。
6.根据权利要求1所述的高电压半导体晶体管，其中，从上向下观察时，所述半导体衬底、所述埋置层、所述第一阱区域、所述第二阱区域、所述第一绝缘结构、所述第二绝缘结构、所述栅极结构、所述漏极区域和所述源极区域均包括垂曲线形状。
7.根据权利要求1所述的高电压半导体晶体管，其中，所述第二阱区域包括第一部分、第二部分和第三部分，所述第一部分和所述第三部分是所述U形的端部，所述第二部分是所述U形的底部，并且所述第一部分和所述第三部分具有不同的尺寸。
8.根据权利要求7所述的高电压半导体晶体管，其中，所述第二阱的第一部分、第二部分和第三部分均具有不同的峰值掺杂物浓度。
9.根据权利要求1所述的高电压半导体晶体管，其中，所述抗穿通区域具有第二掺杂类型，并且所述抗穿通区域的峰值掺杂物浓度高于所述第一阱区域的峰值掺杂物浓度。
10.根据权利要求1所述的高电压半导体晶体管，其中，所述源极区域包括具有所述第一导电类型的第一源极区域和具有所述第二导电类型的第二源极区域。
11.根据权利要求1所述的高电压半导体晶体管，其中，所述栅极结构包括栅电极，所述栅电极包含多晶硅。
12.根据权利要求1所述的高电压半导体晶体管，其中，所述栅极结构包括栅极电介质，所述栅极电介质包含氧化硅或高k介电材料。
13.根据权利要求1所述的高电压半导体晶体管，其中，所述栅极结构部分地形成在所述第一绝缘结构上。
14.根据权利要求1所述的高电压半导体晶体管，其中，所述第一导电类型是p型，所述第二导电类型是n型。
15.一种制造高电压半导体晶体管的方法，包括：
提供具有第一导电类型的轻掺杂半导体衬底；
在所述半导体衬底的一部分中形成具有第二导电类型的埋置层，所述埋置层位于漏极区域的第二部分下方；
在所述衬底上方外延生长经过掺杂的第一阱区域，所述第一阱区域具有不同于所述第一导电类型的第二导电类型；
对所述第一阱区域中具有第一导电类型的第二阱区域的第一部分和第三部分进行掺杂，所述第一部分和所述第三部分占据从所述第一阱区域的顶面开始并向下延伸至所述第一阱区域中的区域；
对第二阱区域中位于所述第一阱区域中的第二部分进行掺杂，所述第二部分在所述第一阱区域的顶面下方从所述第一部分横向延伸至所述第三部分，其中，所述第二阱的所述第一部分、所述第二部分和所述第三部分形成U形第二阱区域；
在所述U形第二阱区域内的第一阱部分中及其上方热生长第一绝缘层，并且在所述第二阱区域的第三部分上方的衬底上热生长第二绝缘层；
在所述U形第二阱区域内的所述第一阱区域中对抗穿通区域进行掺杂；
在所述衬底上形成栅极结构，所述栅极结构具有位于所述第一绝缘层上方的第一部分、位于所述第一阱区域上方的第二部分和位于所述第二阱区域的第一部分上方的第三部分；
在所述第二阱区域的第一部分中形成源极区域，所述源极区域与所述第一绝缘层位于所述栅极结构的相对侧；以及
在所述第一阱区域中形成所述漏极区域，其中，在所述抗穿通区域上方形成所述漏极区域的第一部分，在所述第二阱区域之外设置所述漏极结构的所述第二部分。
16.根据权利要求15所述的方法，进一步包括：在所述漏极区域的第一部分和第二部分、所述栅极结构和所述源极区域的上方均形成互连结构。
17.根据权利要求15所述的方法，其中，通过同时对所述源极区域的一部分和所述漏极区域的一部分进行注入来部分地实施形成所述源极区域和形成所述漏极区域。
18.根据权利要求15所述的方法，其中，形成所述埋置层包括对所述半导体衬底的一部分进行掺杂以及在800摄氏度以上的高温下对所述半导体衬底进行退火。
19.根据权利要求15所述的方法，其中，在对所述第二阱区域的第一部分、第二部分和第三部分进行掺杂之前用介电材料涂布所述第一阱区域的顶面，并且在对所述第二阱区域的第一部分、第二部分和第三部分进行掺杂之后去除所述介电材料。
20.根据权利要求15所述的方法，其中，所述热生长包括在500摄氏度以上的高温下将所述半导体衬底的一部分暴露于氧气和水。
21.根据权利要求15所述的方法，其中，形成所述源极区域包括：在所述第二阱区域的第一部分中形成两个相反掺杂的区域。
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