CN100392866C - 具有低栅极电荷的沟槽金属氧化物半导体场效应晶体管 - Google Patents

具有低栅极电荷的沟槽金属氧化物半导体场效应晶体管 Download PDF

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Abstract

一种沟槽MOSFET器件，其包括：(a)第一导电类型的硅衬底(200)(优选地为N-型导电性)；(b)在衬底上的第一导电类型的硅外延层(202)，该外延层比衬底具有较低的多数载流子浓度；(c)在外延层的上部内的第二导电类型(优选地为P-型导电性)的主体区域(204)；(d)具有沟槽侧壁和沟槽底部的沟槽(206)，其从外延层的上表面延伸入外延层并穿过器件的主体区域；(f)衬于沟槽内的氧化区域(210t)，其包括覆盖至少沟槽底部的下段(210d)和覆盖至少沟槽侧壁的上部区域的上段；(g)在邻近氧化区域的沟槽内的导电区域(211g)；以及(h)在主体区域的上部和邻近沟槽内的第一导电类型的源极区域(212)。在这个实施例中，氧化区域的下段(210d)比氧化区域的上段的厚度要厚。

Description

具有低栅极电荷的沟槽金属氧化物半导体场效应晶体管
技术领域
本发明涉及微电子电路，尤其涉及具有低栅极电荷的沟槽MOSFET器件。
背景技术
利用沟槽栅极的金属氧化物半导体场效应晶体管(MOSFET)器件提供低接通阻抗。在这样的沟槽MOSFET器件中，以垂直方式排列沟道，代替大部分平面结构中的水平排列。这样的晶体管在需要低的正向电压下降的每一单位区域提供高的电流。
图1示出了沟槽MOSFET器件的局部横截面视图，该沟槽MOSFET设备包含N+衬底1，N-外延层2，P主体区域3和N+区域11。典型地说，将P主体区域3扩散入布置在N+衬底1上的N-外延层2，而N+区域11反过来在主体区域3内扩散。由于应用两扩散步骤，这种类型的晶体管通常称作带有沟槽栅极的双扩散金属氧化物半导体场效应晶体管，或者，简称“沟槽DMOS”。
如图1所示的沟槽MOSFET器件还包括填充有导电材料10的沟槽8，导电材料通过氧化区域15、16与区域2、3、11分离。如此安排，在沟槽8中的导电材料10和绝缘材料16分别形成沟槽MOSFET的栅极和栅极氧化层，N+区域11形成器件的源极，以及外延层2和N+衬底1一起形成沟槽MOSFET器件的漏极。当将电势差施加到P主体3和栅极 0时，在主体区域3内电容性地感生电荷，由此在邻近沟槽8的沟槽MOSFET器件的P主体区域3内产生沟道的形成。当将另一电势差施加到源极11和漏极1、2时，电流通过沟道从源极金属1 4流向漏极1、2，并且该沟槽MOSFET器件被认为处在加电状态。
如在美国专利号5,907,776，5,072,266，5,541,425和5,866,931中，公开了沟槽MOSFET晶体管的例子，这些专利的整个公开文件在此合并作为参考。
一种典型的MOSFET器件包括大量在单一芯片(如，半导体晶片的一部分)内平行构造的单个MOSFET晶体管元件。因此，如图1所示的芯片典型地包含大量元件。正方形和六边形的元件结构是普遍的。在如图1所示的设计中，衬底区域1充当用于所有单个MOSFET晶体管元件的公共漏极接触。用于MOSFET元件的所有源极11典型地通过设置在N+源极区域11顶部的金属源极接触14短接在一起。绝缘区域12，如硼磷硅酸盐玻璃，典型地布置在沟槽8中的导电材料10与金属源极接触14之间以防止栅极10与源极区域11短接。因此，为了与栅极10接触，沟槽内的导电材料典型地延伸入MOSFET元件外的终止区域，在终止区域内提供金属栅极接触。因为导电区域通过沟槽彼此互相连接，所以这种安排提供了用于器件的所有栅极区域的单一栅极接触。这种方案的结果是，即使芯片包含大量的单个晶体管元件，但这些元件表现为单一的大晶体管。
对于具有极低导通阻抗的沟槽MOSFET器件的需求在持续。减小导通阻抗的最简单方法是增加元件密度。遗憾的是，当元件密度增加时，与沟槽MOSFET器件关联的栅极电荷增加。图1的器件公开是在Omron公司的JP05335582专利中，其标题“垂直MOSFET器件及其制造”，其完全的公开文件在此一并作为参考。该器件利用一事实，即在沟槽侧壁上的氧化膜形成在P-主体区域3内的沟道，而在沟槽底部的氧化膜对沟道的形成没有明显的作用，但却对栅极电荷有作用。由此，使得在沟槽8的底部上的氧化膜15相对于侧壁上的氧化膜16充分变厚来减少栅极电荷。根据JP05335582专利摘要，通过减压CVD堆积氧化膜直到沟槽8变平，在凹槽底部形成厚的栅极氧化膜15，且深蚀刻这种氧化膜，以在沟槽8的底部形成厚的氧化膜15。随后在沟槽8的侧壁上通过热氧化形成较薄的栅极氧化膜16。
发明内容
遗憾的是，如在JP05335582摘要中描述的通过CVD形成的栅极氧化物，在CVD栅极氧化物和硅之间的接触面上产生高状态电荷。通过本发明的沟槽MOSFET器件的设计和制造解决了现有技术的器件的这个缺点和其它缺点。
根据本发明的一个实施例，提供一种沟槽MOSFET器件，其包括：(a)第一导电类型的硅衬底(优选地N-型导电性)；(b)衬底上的第一导电类型的硅外延层，该外延层比衬底具有较低的多数载流子浓度；(c)在外延层的上部内的第二导电类型(优选地P-型导电性)的主体区域；(d)具有沟槽侧壁和沟槽底部的沟槽，其从外延层的上表面延伸入外延层并穿过器件的主体区域；(f)衬于沟槽内的氧化区域，其包括覆盖至少沟槽底部的下段和覆盖至少沟槽侧壁的上部区域的上段；(g)在邻近氧化区域的沟槽内的导电区域；及(h)在主体区域的上部和邻近沟槽内的第一导电类型的源极区域。在这个实施例中，氧化区域的下段比氧化区域的上段厚。而且，与硅形成界面的氧化区域的那些部分是热生长的。
根据本发明的另一个实施例，提供一种沟槽MOSFET器件，其包括：(a)第一导电类型(优选地N-型导电性)的硅衬底；(b)衬底上的第一导电类型的硅外延层，该外延层比衬底具有较低的多数载流子浓度；(c)在外延层的上部内的第二导电类型(优选地P-型导电率)的主体区域；(d)具有沟槽侧壁和沟槽底部的沟槽，其从外延层的上表面延伸入外延层并延伸通过主体区域；(e)衬于沟槽内的氧化区域，其包括覆盖至少沟槽底部的下段和覆盖至少沟槽侧壁的上部区域的上段；(f)在邻近氧化区域的沟槽内的导电区域；及(g)在主体区域的上部和邻近沟槽内的第一导电类型的源极区域。在这个实施例中，氧化区域的下段比氧化区域的上段厚，在邻近沿着沟槽侧壁的氧化区域中形成台肩。
在一些实施例中，氧化区域的下段包括邻近沟槽的热生长部分(例如，具有从500至2000埃的厚度范围)和邻近导电区域的淀积的氧化物部分(例如，也具有从500至2000埃的厚度范围)，同时该氧化区域的上段由热生长氧化物(例如，具有从100至1000埃的厚度范围)组成。该淀积的氧化物部分优选地是强化的TEOS。
在另一些实施例中，氧化区域的下段是厚的热生长氧化区域(例如，可具有从500至2000埃的厚度范围)，而氧化区域的上段是薄的热生长氧化区域(例如，可具有从100至1000埃的厚度范围)。
优选地，该器件的导电区域包括多晶硅。在一些实施例中，导电区域包括多晶硅部分和从难熔金属与难熔金属合金(例如，钛部分或钛钨合金部分)中选择的部分。在其它实施例中，导电区域包括多晶硅部分和难熔金属硅化物部分(例如钛硅化物部分)。
根据本发明的另一实施例，提供一种沟槽MOSFET器件，其包括：(a)第一导电类型(优选地N-型导电性)的硅衬底；(b)在衬底上的第一导电类型的硅外延层，该外延层比衬底具有较低的多数载流子浓度；(c)在外延层的上部内的第二导电类型(优选地P-型导电率)的主体区域；(d)具有沟槽侧壁和沟槽底部的沟槽，其从外延层的上表面延伸入外延层，并延伸通过主体区域；(e)衬于沟槽内的氧化区域，该氧化区域包括(i)覆盖沟槽底部和沟槽侧壁的较低区域的U-型下段及(ii)覆盖至少沟槽侧壁的上部区域的上段；(f)邻近氧化区域的沟槽内的导电区域；及(g)在主体区域的上部和邻近沟槽内的第一导电类型的源极区域。在这个实施例中，氧化区域的u-型下段比氧化区域的上段厚。
根据本发明的又一实施例，提供一种形成沟槽MOSFET器件的方法，其包括：(a)提供第一导电类型的硅衬底；(b)在衬底上提供第一导电类型的硅外延层，该外延层比衬底具有较低的多数载流子浓度；(c)在外延层的上部内形成第二导电类型的主体区域；(d)蚀刻从外延层上表面延伸入外延层的沟槽，该沟槽通过主体区域延伸，且该沟槽具有沟槽侧壁与沟槽底部；(f)形成衬于沟槽里的氧化区域，该氧化区域包括覆盖至少沟槽底部的下段和覆盖至少沟槽侧壁上部区域的上段；(g)在邻近氧化区域的沟槽内淀积导电区域；及(h)在主体区域的上部和邻近沟槽内形成第一导电类型的源极区域。在这个实施例中形成的氧化区域的下段比氧化区域的上段厚，以至于在邻近沿着沟槽侧壁的导电区域的氧化区域中形成台肩。
在一些实施例中，通过一过程形成衬于沟槽内的氧化区域，该过程包括：(a)在沟槽内形成一热氧化层；(b)在热氧化层上设置一淀积的氧化层；(c)在淀积的氧化层上的沟槽底部中形成一抗蚀刻区域(例如，光致抗蚀剂区域或多晶硅区域)；及(d)蚀刻未被抗蚀刻区域覆盖的淀积的氧化层。优选地，热氧化步骤在淀积氧化-蚀刻步骤后执行。
在其它的实施例中，通过一过程形成衬于沟槽内的氧化区域，该过程包括：(a)在沟槽内形成厚的热氧化层；(b)在厚的热氧化层上，在沟槽底部形成一抗蚀刻区域(例如，光致抗蚀剂区域或多晶硅区域)；及(c)蚀刻未被抗蚀刻区域覆盖的热氧化层。优选地，热氧化步骤在热氧化蚀刻步骤后执行。
本发明的一个优点是提供一种改良的沟槽MOSFET器件，其具有高元件密度，及低的导通阻抗，而同时提供可接受的低的栅极电荷。
本发明的另一优点是在氧化物/半导体界面上，未同时产生不期望的高状态电荷电平的条件下，可提供一种在沟槽底部具有厚氧化层的沟槽MOSFET器件。
本发明的另一优点是可提供一种沟槽MOSFET器件，在该器件中可避免CVD氧化物和硅之间的接触面，减少与这种状态的接触面相关联的状态电荷电平。
本发明的另一优点是可提供一种沟槽MOSFET器件，在该器件中，可在栅极沟槽内设置高质量氧化物/硅界面，该截面典型地是通过热氧化形成的，以提供可接受的低电平的界面间的状态电荷。
本领域的普通技术人员在阅读下面的详细说明和权利要求书后，将即刻明白本发明的这些和其它的实施例及优点。
附图说明
图1是现有技术的沟槽MOSFET晶体管器件的示意性局部横截面视图。
图2是根据本发明的一个实施例的沟槽MOSFET晶体管器件的示意性局部横截面视图。
图3是根据本发明的另一实施例的沟槽MOSFET晶体管器件的示意性局部横截面视图。
图4是根据本发明的另一实施例的沟槽MOSFET晶体管的示意性局部横截面视图。
图5是根据本发明的另一实施例的沟槽MOSFET晶体管的示意性局部横截面视图。
图6是根据本发明的另一实施例的沟槽MOSFET晶体管的示意性局部横截面视图。
图7是根据本发明的另一实施例的沟槽MOSFET晶体管的示意性局部横截面视图。
图8A至图8G是示意性局部横截面视图，示出了用于制造如图2的沟槽MOSFET晶体管器件的过程。
图9A至图9G是示意性局部横截面视图，示出了制造如图2的沟槽MOSFET晶体管器件的另一过程。
图10A至图10H是示意性局部横截面视图，示出了制造如图3的沟槽MOSFET晶体管器件的过程。
图11A至图11C是示意性局部横截面视图，示出了制造如图4和图5的沟槽MOSFET晶体管器件的过程。
图12A至图12C是示意性局部横截面视图，示出了制造如图6和图7的沟槽MOSFET晶体管器件的过程。
具体实施方式
下文将参照示出了本发明优选实施例的相应附图，全面地描述本发明。而且，本发明可以不同形式实施，且不应该认为受限于在此描述的实施例。
在图2中的局部横截面中示出了本发明的沟槽MOSFET的一个实施例。示出的沟槽MOSFET包含在N+衬底200上设置的N-型外延层202。N+衬底200典型地是硅衬底，该硅衬底具有一厚度范围，例如，从10至25密耳(mil)，和一电阻率范围，例如，从0.005Ohm-cm至0.01Ohm-cm。N-型外延层202典型地也是硅，其具有一厚度范围例如，从5微米至6微米，和电阻率范围，例如，从0.18Ohm-cm至0.25Ohm-cm。
在外延层内形成的沟槽206内衬着热生长氧化区域210t，该沟槽206还包含在沟槽底部上淀积的氧化区域210d。注意，沟槽底部可有多种结构，包括V型，圆U型和正方U型结构。沟槽侧壁基本垂直的，一般地具有从75度(锥形)至90度(垂直)至100度(凹角)的角度范围，优选地从85度至90度。沟槽206进一步填充有多晶硅区域211g。该多晶硅区域211g典型地具有范围从15至25Ohm/sq的电阻率。该沟槽206典型地具有1.0至2.0微米的深度和0.2至2.0微米的宽度。沟槽之间的区域根据它们的形状常被称作台面或沟槽台面，典型地是0.2至1.0微米宽度。
热生长氧化区域210t典型地具有从100至1000埃的厚度范围，而淀积的氧化区域210d典型地具有从500至2000埃的厚度范围。照这样构造的复合氧化区域中，该沟槽MOSFET器件能被设置有非常高的元件密度(如，20M至500M/in.sq.)。通过在沟槽底部提供由热生长氧化区域210t和淀积氧化区域210d组成的厚氧化区域，与高元件密度相关联的栅极电荷被保持在控制下。如在前提到的，在操作期间沟槽底部上的氧化区域部分210d，210t没有明显包含在沟道形成中，因此氧化区域部分210d，210t可形成相当的厚度，减少栅极电荷。另一方面，沿着在淀积氧化区域210d上的沟槽侧壁的热生长栅极氧化区域210t是充分地薄，以在操作期间有效地形成在邻近P-主体区域204内的沟道区域。而且，热生长氧化区域210t比淀积的氧化区域210d更接近硅。所以，避免了在现有技术结构(例如，在JP05335582的摘要中公开的结构)中，在硅与淀积氧化物之间的接触面上发现的高状态电荷。
在外延层内是P-主体区域204。这种典型的结构的电阻率范围从0.1至1.0Ohm-cm，而深度是从外延层的表面1至2微米。图2的沟槽MOSFET器件还包含N+源极区域212，其典型地从外延层表面延伸到0.3至0.45微米的深度，并典型地具有0.001至0.003Ohm-cm的电阻率。
在示出的实施例中，为了形成与电极218的良好的电阻接触，在n+源极区域212之间设置P-主体上部区域(p+区域)。这些示出的区域215与n+源极区域212延伸大约相同的深度，但是，其它深度是明显可能的。典型的，电阻率是0.002至0.005Ohm-cm。
通过金属源极接触218，n+源极区域212产生电接触。绝缘区域216(典型地硼磷硅酸盐玻璃(BPSG))防止与栅电极有关的多晶硅区域211g通过源极接触218与n+源极区域212短接。分离的金属栅极接触(未示出)典型地连接位于沟槽MOSFET元件区域外的多晶硅的栅极片槽(gate runner)部分。金属漏极接触(未示出)也典型地设置为与N+衬底200电连接。
图3中示出了本发明的另一实施例。除了衬于沟槽里的氧化区域的结构外，图3本质上与图2相同。更具体地说，尽管图2包含热生长氧化区域210t和淀积氧化区域210d组合的氧化区域，而图3的氧化区域完全从热生长氧化物210t中形成。虽然如此，如图2中，沟槽206内的氧化区域210t在沟槽底部(典型500至2000埃厚度)上比沿着沟槽侧壁上部的氧化区域厚(典型100至1000埃)。这样，保持了栅极功能，而减少了与器件关联的栅极电荷。而且，因为邻近硅设置的不是淀积氧化区域而是热生长氧化区域210t，所以避免了高界面状态电荷。
图4和图5中示出了本发明的其它实施例。图4和图5本质上分别与图2和图3相同。但是，图2和图3的多晶硅栅极区域211g由包括多晶硅区域211g和钨金属区域211m的复合栅极区域代替。这些实施例相对于仅包含多晶硅栅极区域的器件提供较低的栅极阻抗，提高了开关频率。在替换的实施例中，该钨金属由其它难熔金属和金属合金取代，例如钛-钨合金。
图6和图7中还示出了本发明的其它相关的实施例。除了图2和图3的多晶硅区域211g由复合栅极区域取代之外，图6和图7本质上分别与图2和图3相同。在图6和图7中，这些区域由多晶硅区域211g和难熔金属硅化物(如钛硅化物(典型地TiSi2))区域211ms组成。容易形成硅化物的难熔金属包括钛、钨、钽和钼。
下面结合图8A至8G描述如图2的器件的制造过程的实施例。在这些图中，N掺杂外延层202最初在N+掺杂衬底200上生长。例如，外延层202可是6.0微米厚，且具有约3.4×1016cm-3的n型掺杂浓度，而N+掺杂衬底200可是250微米厚，具有大约5×1019cm-3的n型掺杂浓度。然后通过注入和扩散在外延层202内形成P-型层204。例如，在40keV下，外延层202可注入剂量6×1013cm-2的硼，接着在150度下，通过扩散至1.8微米深度。
然后(例如)通过化学蒸镀淀积一掩模氧化层(未示出)，并在掩模氧化层上覆盖构图的沟槽掩模(未示出)。然后蚀刻该掩模氧化层，例如，通过含有缓冲剂的HF，形成构图的掩模氧化层(未示出)。随后，通过构图的掩模氧化层中的缝隙蚀刻沟槽206，典型地通过反应性离子蚀刻。例如，该沟槽深度可是大约2.0微米。作为这种沟槽形成步骤的结果，产生了离散的P-主体区域204。然后典型地通过干氧化来生长牺牲的氧化物(未示出)以提高硅表面的质量。然后除去这种氧化物，典型地通过含有缓冲剂的HF，以形成图8A中示出的结构。
在整个器件上生长热栅极氧化层210t，例如，通过在900至1150度下干氧化。100至1000埃范围内的厚度对于热栅极氧化层210是优选的。然后，淀积四乙氧基硅烷(TEOS)(如，四乙氧基硅烷或Si(OC2Hs)4)层210，例如，通过在500与600度之间的PECVD来提供图8B的结构。该TEOS层210典型地具有从400至1000埃的厚度范围。
然后覆盖结构的表面，以光致抗蚀剂层207填充沟槽来提供图8C的结构。然后蚀刻该抗蚀剂层，例如，通过反应性离子蚀刻，直到除了在沟槽底部的抗蚀剂部分207外，除去所有的光致抗蚀剂，提供图8D的结构。然后例如通过带有缓冲剂的HF来蚀刻TEOS层210以产生图8E的结构。
然后例如通过硫磺酸除去剩余的抗蚀剂207。接着，例如通过在950度下在N2退火来强化TEOS区域210，来提供高密度淀积硅氧化区域210d。然后该结构承受另外的热氧化步骤，例如，在950至1150度下进行10至20分钟，来确保未被淀积的氧化物210d覆盖的栅极氧化层210t的那部分具有足够的厚度。典型的具有从10至1000埃的厚度范围。
然后覆盖结构的表面，以多晶硅层填充沟槽，典型地应用CVD。该多晶硅被典型地掺杂N-型来减少它的电阻率，总体上在20Q/sq的数量级上。例如，在CVD期间能执行以磷的氯化物或通过以砷或磷的注入的N-型掺杂。典型的，设置构图的掩模(未示出)以保护栅极片槽区域内的多晶硅，且(例如)通过反应性离子蚀刻来蚀刻多晶硅层未掩模的部分。由于蚀刻一致性考虑，在沟槽段内的多晶硅层轻微地过渡蚀刻，这样形成的多晶硅栅极区域211g典型地具有在邻近外延层204表面之下0.1至0.2微米的顶部表面。由此产生的结构如图8F所示。
然后湿蚀刻氧化层210t至100埃的厚度来形成注入氧化物(未示出)。在随后的源极区域的形成过程中，注入氧化物避免注入隧道效应，注入损害和重金属污染。应用构图的掩模层(未示出)，通过注入和扩散过程在P-主体区域204的上部份内形成源极区域212。例如，可用剂量1×1016cm-2的砷注入源极区域212，并在950度下扩散到0.4微米的深度。然后形成另一掩模(未示出)，接着通过硼的注入和扩散在n+区域212之间形成P-主体上部215(p+区域)。例如，P-主体上部215可以剂量1.5e14cm-2的硼注入，并扩散0.3-0.6微米的深度。
然后在整个结构上形成硼磷硅酸盐玻璃层(BPSG)，例如，通过PECVD，给BPSG提供构图的光致抗蚀剂层(未示出)。典型地通过反应性离子蚀刻来蚀刻该结构来除去BPSG和至少每一源极区域212的一部分上的氧化物，留下BPSG区域216。除去光致抗蚀剂层后，给该结构设置金属接触层218(在这个例子中是铝)，充当源电极。由此产生的结构的横截面视图如图8G中所示。在相同的步骤中，将分离的金属接触典型地与位于元件外的栅极片槽连接。一般设置金属接触以与衬底200相连接，并充当漏极电极。
图9A至图9G中示出了产生如图2中所示的沟槽MOSFET结构的替换的方法。用于产生图9A的结构的过程与上述图8A相关的过程相同。用于产生图9B的过程与图8B相同，除了接下来的淀积，在图9B中强化TEOS层210来提供高密度二氧化硅层210d。对照以上图8A至图8G的程序，因为在以下步骤中通过多晶硅永久覆盖该层的部分210d，所以在早期阶段执行强化。
然后覆盖该结构的表面，并以掺杂多晶硅层211g以与上面图8F中所描述的方式填充沟槽，来产生图9C的结构。然后蚀刻该多晶硅层，例如，通过反应性离子蚀刻，直到仅仅沟槽的底部被多晶硅211g所填充。由此产生的结构如图9D中所示。
然后蚀刻强化的二氧化硅层210d，例如通过反应性离子蚀刻，除了由覆盖沟槽底部的多晶硅211g保护的区域外，除去所有二氧化硅层210d。由此产生的结构如图9E中所示。如上面的图8F中，然后该结构承受另一热氧化步骤来确保未由淀积氧化物210d覆盖的栅极氧化层210t的部分有足够的厚度。然后提供另一多晶硅层，覆盖该表面，并填充器件的沟槽。如在前讨论的，也结合图8F，提供构图的掩模层来保护栅极片槽区域的多晶硅，且该多晶硅层被轻微地过渡蚀刻，在沟槽内创建最后的多晶硅栅极区域211g。由此产生的结构如图9F所示。最后，执行以上连同图8G描述的步骤，产生如图9G所示的器件。
现结合图10A至图10H，描述产生如图3中所示的沟槽MOSFET结构的方法。
如图8A的过程，N掺杂外延层202最初在N+掺杂衬底200上生长。然后通过注入和扩散在外延层202中形成P-型层204。然后淀积掩模氧化层，并以构图的沟槽掩模(未示出)覆盖掩模氧化层。然后蚀刻掩模氧化层形成构图的掩模氧化层210。接着通过在构图的掩模氧化层210中的缝隙蚀刻沟槽206，产生离散的P-主体区域204。由此产生的结构如图10A所示。
在这一点上，厚氧化层在整个结构上生长，形成层210t(还包括从在前步骤中的构图的掩模氧化层210)。由此产生的结构如图10B所示。通过热氧化，生长厚氧化层，例如，通过在950至1150度下，持续10至20分钟的湿或干氧化。氧化后，该厚氧化层在厚度上优选地为500至2000埃。
然后覆盖该结构的表面，并以光致抗蚀剂层207填充该沟槽来提供图10C的结构。然后蚀刻抗蚀剂层，例如，通过反应性离子蚀刻，直到除去所有光致抗蚀剂，除了在沟槽的底部的光致抗蚀剂部分207外，以提供图10D的结构。
然后蚀刻该氧化层210t，例如通过反应性离子蚀刻，除去所有厚的氧化层，除了由于光致抗蚀剂覆盖沟槽底部所保护的部分外，产生如图10E所示的清楚的，厚的热生长氧化区域210t。
然后除去剩余的光致抗蚀剂207，例如，通过硫酸。接着，在结构的暴露的硅表面上形成薄的栅极氧化层，例如，通过在950至1150度下的干氧化。这一薄的栅极氧化层典型地具有100至1000埃的厚度。如图10F所示，氧化步骤在沟槽底部产生具有厚度区域的热生长氧化层210t，且在沟槽侧壁(也在结构的顶部)的上部产生薄的区域。
如图10G所示，在整个结构表面上提供用于栅极区域的多晶硅层211g，覆盖该表面并填充该器件的沟槽。结合图8F和图8G的如上所讨论的这一点来完成该器件，产生图10H的结构。
现结合图11A和11B描述产生如4所示的沟槽MOSFET结构的方法。
这个过程与上述结合图8A至图8E讨论的过程相同。在这一点上，除去剩余抗蚀剂，该TEOS层被强化以提供高密度的二氧化硅层21od，并且栅氧化层211t如上图8F一样变厚。但是，在沟槽中和器件的表面上设置充分薄的多晶硅层211g，使得该沟槽不被多晶硅211g填充。相反，应用现有技术，如CVD，通过淀积钨(W)或钛钨合金(TiW)(或钨化硅(WSi)，如需要)的金属层211m完成沟槽填充。由此产生如图11A中所示的结构。
如上所述，提供一构图的掩模层来保护在栅极片槽区域内的多晶硅及W/TiW，并且轻微地过渡蚀刻多晶硅层211g和W/TiW 211m，产生由多晶硅211g和W/TiW 211m组成的复合栅极区域。最后，执行结合图8G的上述步骤，以产生如图11B的器件。
现结合图11C描述产生如图5所示的沟槽MOSFET结构的方法。这个过程与图10A至图10F的过程相同。但是在这一点上沟槽不填充多晶硅。相反，在沟槽内和器件的表面上设置相对薄的多晶硅层211g。然后通过淀积钨(W)或钛钨合金(TiW)(或钨化硅(WSi)，如果需要)的金属层211m来填充沟槽，并结合如图11B有关的讨论来完成该结构。完成的结构如图11C中所示。
现结合图12A和图12B描述产生如图6所示的沟槽MOSFET结构的方法。该方法本质上与上述结合图8A至图8F的讨论相同，除了沟槽部分内的多晶硅层是更重地过渡蚀刻外，以至于沟槽内的多晶硅栅极区域211g典型地具有处在邻近外延层204表面之下0.1至0.5微米处的顶表面。除去用作保护栅极片槽区域内的多晶硅的构图的掩模层，并淀积如钛层的难熔金属层211m，例如，通过溅射，以产生图12A的结构。然后通过快速热退火在沟槽内将难熔金属与多晶硅熔成合金，形成难熔金属硅化物区域211ms(在钛硅化物(TiSiz)的情况下)。在沟槽内形成TiSi2之后，除去氧化层上的未起反应的Ti部分。然后执行结合图8G的上面描述的步骤，产生图12B的器件。
现在结合图12C，描述产生如图7所示的沟槽MOSFET结构的方法。该方法本质上与上述结合图10A至图10G讨论的方法相同。应在用构图的掩模层来保护在栅极片槽区域中的多晶硅之后，接着结合以上图12A和图12B讨论的程序，产生图12C的结构。
虽然各种不同的实施方案在此已明确地举例说明和描述，但是人们应该理解本发明的修改方案和变化被上述的教导所覆盖，并且在未背离本发明的精神和要保护的范围条件下，本发明的修改和变化处在权利要求书的范围之内。例如，本发明的方法可用来形成这样一种结构，在该结构中，各种不同的半导体区域的导电性与本文在此描述的那些导电性恰好相反。

Claims (24)

1.一种沟槽MOSFET器件，其包括：
第一导电类型的硅衬底；
所述衬底上的所述第一导电类型的硅外延层，所述外延层比所述衬底具有较低的多数载流子浓度；
在所述外延层的上部内的第二导电类型的主体区域；
沟槽，其从所述外延层的上表面延伸入所述外延层，所述沟槽通过所述主体区域延伸，以及所述沟槽具有沟槽侧壁和沟槽底部；
衬于所述沟槽内的氧化区域，所述氧化区域包括覆盖至少沟槽底部的下段和覆盖至少所述沟槽侧壁的上部区域的上段；
在邻近所述氧化区域的所述沟槽内的导电区域；以及
在所述主体区域的上部和邻近所述沟槽内的所述第一导电类型的源极区域，
其中，所述氧化区域的所述下段比所述氧化区域的所述上段厚，以至于在邻近所述导电区域的所述氧化区域中沿着所述沟槽侧壁产生台肩，以及
所述氧化区域的所述下段包括两个结构上不同的部分，邻近所述沟槽的热生长部分和邻近所述导电区域且与所述热生长部分接触的淀积氧化部分，所述热生长部分具有不同于所述淀积氧化部分的运行特性，以及其中所述氧化区域的所述上段由热生长氧化物组成。
2.如权利要求1所述的沟槽MOSFET器件，其中，所述淀积氧化部分是强化的TEOS。
3.如权利要求1所述的沟槽MOSFET器件，其中，所述热生长部分的厚度范围从500至2000埃。
4.如权利要求1所述的沟槽MOSFET器件，其中，所述淀积氧化物部分的厚度范围从500至2000埃。
5.如权利要求1所述的沟槽MOSFET器件，其中，所述氧化区域的所述上段的厚度范围从100至1000埃。
6.如权利要求1所述的沟槽MOSFET器件，其中，所述氧化区域的所述下段是一厚的热生长氧化区域，以及其中所述氧化区域的所述上段是薄的热生长氧化区域。
7.如权利要求6所述的沟槽MOSFET器件，其中，所述厚的热生长氧化区域的厚度范围从500至2000埃。
8.如权利要求6所述的沟槽MOSFET器件，其中，所述薄的热生长氧化区域的厚度范围从100至1000埃。
9.如权利要求1所述的沟槽MOSFET器件，其中，该导电区域包括多晶硅。
10.如权利要求1所述的沟槽MOSFET器件，其中，该导电区域包括多晶硅部分和从难熔金属和难熔金属合金中选择的部分。
11.如权利要求10所述的沟槽MOSFET器件，其中，该导电区域包括多晶硅部分和钛部分。
12.如权利要求10所述的沟槽MOSFET器件，其中，该导电区域包括多晶硅部分和钛钨合金部分。
13.如权利要求1所述的沟槽MOSFET器件，其中，该导电区域包括多晶硅部分和难熔金属硅化物部分。
14.如权利要求13所述的沟槽MOSFET器件，其中，该导电区域包括多晶硅部分和钛硅化物部分。
15.如权利要求1所述的沟槽MOSFET器件，其中，所述第一导电类型是N-型导电类型，而所述第二导电类型是P-型导电类型。
16.一种形成沟槽MOSFET器件的方法，其包括下列步骤：
提供第一导电类型的硅衬底；
在所述衬底上淀积所述第一导电类型的硅外延层，所述外延层比所述衬底具有较低的多数载流子浓度；
在所述外延层的上部内形成第二导电类型的主体区域；
蚀刻从所述外延层的上表面延伸入所述外延层的沟槽，所述沟槽延伸穿过所述主体区域，以及所述沟槽具有沟槽侧壁与沟槽底部；
形成衬于所述沟槽里的氧化区域，所述氧化区域包括覆盖至少沟槽底部的下段和覆盖至少所述沟槽侧壁的上部区域的上段；
其中，衬于所述沟槽内的所述氧化区域通过一过程形成，该过程包括：
在所述沟槽内形成一热氧化层；
在所述热氧化层上设置淀积的氧化层；
在所述淀积的氧化层上的沟槽底部形成一抗蚀刻区域；以及
蚀刻未被所述抗蚀刻区域覆盖的所述淀积的氧化层。
在邻近所述氧化区域的所述沟槽内淀积导电区域；以及
在所述主体区域的上部和邻近所述沟槽内形成所述第一导电类型的源极区域，
其中所述氧化区域的所述下段比所述氧化区域的所述上段厚，以至于在邻近所述导电区域的所述氧化区域中沿着所述沟槽侧壁产生台肩。
17.如权利要求16所述的方法，其中，所述抗蚀刻区域是光致抗蚀剂区域。
18.如权利要求16所述的方法，其中，所述抗蚀刻区域是多晶硅区域。
19.如权利要求16所述的方法，其中，在所述淀积的氧化物蚀刻步骤之后，执行热氧化步骤。
20.如权利要求16所述的方法，其中，衬于所述沟槽内的所述氧化区域通过一过程形成，该过程包括：
在所述沟槽内形成厚的热氧化层；
在所述厚的热氧化层上的沟槽底部形成一抗蚀刻区域；以及
蚀刻未被所述抗蚀刻区域覆盖的所述热氧化层。
21.如权利要求20所述的方法，其中，所述抗蚀刻区域是光致抗蚀剂区域。
22.如权利要求20所述的方法，其中，所述抗蚀刻区域是多晶硅区域。
23.如权利要求20所述的方法，其中，在所述热氧化蚀刻步骤之后执行热氧化步骤。
24.一种沟槽MOSFET器件，其包括：
第一导电类型的硅衬底；
在所述衬底上的所述第一导电类型的硅外延层，所述外延层具有比所述衬底较低的多数载流子浓度；
在所述外延层的上部内的第二导电类型的主体区域；
沟槽，其从所述外延层的上表面延伸入所述外延层，所述沟槽延伸穿过所述主体区域，以及所述沟槽具有沟槽侧壁和沟槽底部；
衬于所述沟槽内的氧化区域，所述氧化区域包括覆盖沟槽底部和所述沟槽侧壁的下部区域的U-型下段，以及覆盖所述沟槽侧壁的上部区域的上段；其中，所述氧化区域的下段比所述上段厚；
在所述邻近所述氧化区域的沟槽内的导电区域；以及
在所述主体区域的上部和邻近所述沟槽内的所述第一导电类型的源极区域，以及
所述氧化区域的所述下段包括两个结构上不同的部分，邻近所述沟槽的热生长部分和邻近所述导电区域且与所述热生长部分接触的淀积氧化部分，所述热生长部分具有不同于所述淀积氧化部分的运行特性，以及其中所述氧化区域的所述上段由热生长氧化物组成。
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