CN100452434C - 场效应晶体管及其制作方法 - Google Patents

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Abstract

所公开的是一种具有背栅的三栅场效应晶体管及其制作方法。具体地说，背栅被组合到鳍的下部中。三栅结构被形成在鳍上，并被电隔离于背栅。此背栅能够被用来控制FET的阈值电压。在一个实施方案中，背栅延伸到p型硅衬底中的n阱。到n阱的接触使得电压能够被施加到背栅。n阱与p型衬底之间产生的二极管将流过n阱的电流隔离于衬底上的其它器件，使得背栅能够被独立地偏置。在另一实施方案中，背栅延伸到p型硅衬底上的绝缘层上的n型多晶硅层。到n型多晶硅层的接触使得电压能够被施加到背栅。延伸通过多晶硅层到绝缘层的沟槽隔离结构，将流过多晶硅层的电流隔离于硅衬底上的其它器件。

Description

场效应晶体管及其制作方法
技术领域
本发明一般涉及到半导体器件，更确切地说是涉及到用来控制三栅场效应晶体管的阈值电压的背栅结构。
背景技术
绝缘体基硅晶片上的三栅场效应晶体管(三栅FET)的优点是提供了不要求相对高的薄“鳍”的鳍型场效应晶体管(FinFET)。只要鳍的高度与鳍的厚度可比拟，以及只要鳍被完全耗尽，三栅FET的三维场效应就会对同样厚度的高鳍提供改善的短沟道特性。通常，借助于功函数选择和调整，或借助于加入施主或受主掺杂剂，来设定三栅FET的电压阈值(Vt)。因此，同一个芯片上的电压阈值不能被动态控制，电压阈值也无法逐个FET独立地偏置。此外，由于掺杂剂原子数目的统计变化，同一个芯片上各FET之间会出现不希望有的电压阈值变化。借助于提供三栅FET的背栅结构，下述本发明论述了这些问题。本发明的背栅结构使三栅FET的阈值电压能够被动态调整，例如，当晶体管未被激活时，阈值电压可以被增大，和/或当晶体管被激活时，阈值电压可以被减小。此外，本发明的背栅结构使得能够对三栅FET的电压阈值进行制作之后的调整，以便改善对芯片漏电流的控制。
发明内容
此处公开的是一种具有背栅的三栅场效应晶体管(FET)及其相关的制作三栅/背栅FET的方法。此背栅(例如通过氧化物层)电隔离于三栅，并被用来控制三栅FET的电压阈值。借助于将薄的背栅介质层和背栅电极组合到沟道区下方的三栅FET的鳍中，来形成背栅。在一个实施方案中，背栅电极(例如由硅锗部、硅锗部碳化物、掺氢的硅等构成)延伸到半导体衬底(例如p型硅衬底)内的阱(例如n阱)。对阱的接触使得电压能够转移到背栅电极，从而调整FET的阈值电压。此外，形成的n阱/p型半导体衬底二极管防止了电流流动到同一个硅衬底上的其它器件。于是就不需要器件之间的隔离结构，且背栅能够被动态独立地偏置。在另一实施方案中，(例如由多晶硅材料形成的)背栅电极延伸到多晶硅层。多晶硅层下方的绝缘层和绝缘层的沟槽隔离结构，将多晶硅层隔离于同一个硅衬底(例如p型硅衬底)上的其它器件。对多晶硅层的接触使得电压能够转移到背栅电极，从而调整FET的阈值电压，且背栅能够被动态独立地偏置。
更确切地说，在本发明的一个实施方案中，鳍被置于具有第一导电类型的半导体衬底(例如p型硅衬底)上。此鳍包含上部半导体部分(例如p型硅部分)和下部背栅部分。下部背栅部分大致包含背栅介质层(例如2-50nm厚度的二氧化硅层)以及背栅电极(例如硅锗部、硅锗部碳化物、掺氢的硅等)。此背栅电极被置于背栅介质层下方的鳍中，并与半导体衬底相接触。正面栅(亦即正面栅介质和正面栅电极)被置于鳍附近。例如，三栅可以被置于鳍的顶部表面上以及相对的侧壁上。此三栅可以包含三栅介质层和三栅电极。此三栅可以(例如被邻近鳍的半导体衬底上的氧化物层)电隔离于背栅和半导体衬底双方，使得背栅可以被用来调整FET的阈值电压。第二导电类型的阱(例如n阱)紧邻于半导体衬底内的鳍的下方，并从氧化物层下方的鳍延伸。借助于用来形成阱的注入工艺，阱在氧化物层下方区域内可以比在鳍下方区域内延伸到半导体衬底中更深。此外，第二导电类型的阱和第一导电类型的半导体衬底(例如n阱/p衬底)构成一个二极管，防止了电流流到同一个半导体衬底上的其它器件。于是，不需要不同器件之间的隔离结构，且背栅能够被动态独立地偏置。各种接触(例如被钨填充和衬里的通道)延伸到三栅电极、阱、以及鳍的源/漏区。对阱的接触(亦即背栅接触)使得电压能够被施加到阱。此电压通过阱转移到背栅电极以控制FET的阈值电压。
在本发明的另一实施方案中，鳍被置于具有第二导电类型的多晶硅层(例如n型多晶硅层)上。此多晶硅层被置于半导体衬底(例如p型硅衬底)上的绝缘层上。此鳍包含第一导电类型的上部半导体部分(例如p型硅部分)和下部背栅部分。下部背栅部分大致包含背栅介质层(例如大约2-50nm厚度的二氧化硅层)以及第二导电类型的背栅电极(例如n型多晶硅部分)。此背栅电极被置于鳍中的背栅介质层下方，并延伸到多晶硅层。正面栅(亦即正面栅介质和正面栅电极)可以被置于鳍附近。例如，三栅可以被置于鳍的顶部表面上以及相对的侧壁上。三栅可以包含鳍顶部表面和相对侧壁上的三栅介质层，而三栅电极可以被置于对应于沟道区的鳍区域内的三栅介质层上。正面栅被电隔离于背栅和多晶硅层，使得背栅可以被用来调整FET的阈值电压。例如，三栅可以被氧化物层以及被三栅介质层隔离于背栅。各种接触(例如被钨填充和衬里的通道)延伸到三栅电极、多晶硅层、以及鳍的源/漏区。对多晶硅层的接触(亦即背栅接触)使得电压能够被施加到多晶硅层。此电压通过多晶硅层转移到背栅电极以控制FET的阈值电压。此外，沟槽隔离结构能够通过氧化物层和多晶硅层延伸到绝缘层，以便将FET隔离于半导体衬底上的其它器件。将多晶硅层隔离于衬底上的其它器件，使得背栅能够被动态独立地偏置。
具有背栅的三栅场效应晶体管制作方法的一个实施方案以形成晶片开始，此晶片包含第一导电类型的半导体衬底(例如p型硅衬底)、第二半导体层(例如n型硅锗部、硅锗部碳化物、掺氢的硅等或可快速氧化的其它硅材料)、绝缘层(例如大约2-50nm厚度的二氧化硅层)、以及第一导电类型的第三半导体层(例如p型硅层)。此晶片被光刻构图，并被腐蚀通过第三半导体层，通过绝缘层，并部分地进入到第二半导体层中，以便形成鳍。于是，鳍包含了上部半导体部分(例如第三半导体层的剩余部分)以及下部背栅部分。鳍的下部背栅部分包含作为绝缘层剩余部分的背栅介质层以及作为第二半导体层被腐蚀部分的背栅电极。在形成鳍之后，第二导电类型的阱(例如n阱)被形成在鳍下方的半导体衬底(例如p型硅衬底)中。具体地说，借助于首先掩蔽部分晶片，使半导体衬底中仅仅鳍和邻近鳍的区域被暴露，来形成阱。然后，将第二导电类型的掺杂剂(例如诸如磷、砷、锑之类的n型掺杂剂)注入到鳍及其邻近区域以下。由于所用的离子注入工艺，与鳍下方相比，此阱可以被更深地注入到鳍附近区域中。一旦形成了阱，借助于在阱上方的衬底上和鳍的二侧上形成氧化物层，背栅就被电隔离于稍后工艺步骤中形成在鳍上的正面栅。用来形成氧化物层的这一氧化工艺会同时氧化对应于背栅电极的鳍侧面。在形成氧化物层之后，正面栅可以邻近鳍来形成。例如，三栅结构可以被形成在氧化物层上方的鳍的顶部表面上以及相对的侧壁上。借助于在鳍的顶部和侧壁上形成(例如借助于淀积、构图和腐蚀)三栅介质层，然后借助于在对应于沟道区的鳍的区域内的氧化物层上方的三栅介质层上形成(例如借助于淀积、图形化和腐蚀)三栅电极，能够形成正面栅(例如三栅)。一旦完成了三栅和背栅结构，其它的工艺可能包括形成源/漏延伸区、形成晕圈(halos)、形成隔层、形成源/漏区、以及淀积和整平另一介质层。而且，通道可以被腐蚀通过介质层到阱、到三栅电极、以及到鳍的源/漏区。一旦被形成，就可以用诸如钨之类的导体对通道进行衬里和填充，以便形成接触。确切地说，背栅到阱的接触使得电压能够通过阱被施加到背栅，使得能够调整三栅场效应晶体管的阈值电压，且背栅能够被动态偏置。由于二极管被形成在阱(n阱)与半导体衬底(p型硅衬底)之间，故背栅被电隔离于半导体衬底上的其它器件，从而能够独立地偏置背栅。
具有背栅的三栅场效应晶体管制作方法的另一实施方案以形成晶片开始，此晶片包含第一导电类型的半导体衬底(例如p型硅衬底)、第一绝缘层、第二导电类型的多晶硅层(例如n型多晶硅层)、第二绝缘层(例如大约2-50nm厚度的二氧化硅层)、以及第一导电类型的第二半导体层(例如第二p型硅层)。与第二绝缘层相比，第一绝缘层应该被形成为比较厚。此晶片被腐蚀通过第二半导体层，通过第二绝缘层，以及部分地进入到多晶硅层中。于是，鳍包含了上部半导体部分以及下部背栅部分。鳍的下部背栅部分包含作为第二绝缘层剩余部分的背栅介质层以及作为多晶硅层被腐蚀部分的背栅电极。此外，多晶硅层的其它部分仍然在第一绝缘层上。正面栅(例如三栅)也被邻近鳍形成。
背栅被电隔离于三栅和电隔离于衬底上的其它器件，使得可以被动态独立地偏置。借助于组合氧化物层和三栅的介质层，背栅能够被隔离于三栅。例如，在形成邻近鳍的三栅之前，氧化物层可以被形成在保留于第一绝缘层上的多晶硅层部分上。借助于在鳍侧壁上形成隔层，来形成此氧化物层。然后，保留于第一绝缘层上的多晶硅层部分的顶部表面被氧化，并清除各个隔层。各个隔层的清除，暴露了氧化物层与鳍之间空间内的保留于第一绝缘层上的多晶硅层部分区域(亦即暴露的多晶硅区域)。在形成氧化物层之后，三栅介质层被形成在鳍上。借助于在鳍的顶部表面上、鳍的相对侧壁上、以及多晶硅的暴露区域上生长或淀积介质层，能够形成此三栅介质层。三栅电极被形成在三栅介质层上以及对应于沟道区的鳍区域内的氧化物层上方。一旦完成了三栅和背栅结构，借助于形成通过氧化物层和多晶硅层到第一绝缘层的沟槽隔离结构，背栅就可以被隔离于半导体衬底上的其它器件。其它的工艺步骤可以包含形成源/漏延伸区、形成晕圈、形成隔层、形成源/漏区、以及淀积和整平另一介质层。而且，通道可以被腐蚀通过该另一介质层到三栅电极、到多晶硅层、以及到鳍的源/漏区。一旦被形成，就可以用钨对通道进行衬里和填充，以便形成接触。确切地说，背栅到多晶硅层的接触使得电压能够通过多晶硅层被施加到背栅，使得能够调整FET的阈值电压。由于背栅被电隔离，故可以被独立地偏置。结合下列描述和附图进行考虑，将更好地理解本发明的这些和其它的情况和目的。但应该理解的是，下列的描述虽然示出了本发明的各个实施方案及其大量具体的细节，但是以说明的方式而不是限制的方式给出的。在本发明的范围内可以作出许多改变和修正，而不偏离其构思，且本发明包括了所有这些修正。
附图说明
参照附图，从下列详细描述中可以更好地理解本发明，其中：
图1是示意图，示出了本发明的一个实施方案；
图2是示意图，示出了本发明的另一实施方案；
图3是示意流程图，示出了图1结构的制作方法；
图4是示意图，示出了部分地完成的图1结构；
图5是示意图，示出了部分地完成的图1结构；
图6是示意图，示出了部分地完成的图1结构；
图7是示意图，示出了部分地完成的图1结构；
图8是示意图，示出了部分地完成的图1结构；
图9是示意图，示出了部分地完成的图1结构；
图10是示意流程图，示出了图2结构的制作方法；
图11是示意图，示出了部分地完成的图2结构；
图12是示意图，示出了部分地完成的图2结构；
图13是示意图，示出了部分地完成的图2结构；
图14是示意图，示出了部分地完成的图2结构；
图15是示意图，示出了部分地完成的图2结构；
图16是示意图，示出了部分地完成的图2结构；
图17是示意图，示出了部分地完成的图2结构；
图18是示意图，示出了部分地完成的图2结构；
图19是示意图，示出了部分地完成的图2结构；
图20是示意图，示出了本发明的俯视图。
具体实施方式
参照附图示出的和下列描述中详细说明的各个非限制性的实施方案，来更充分地解释本发明及其各种特点和优点的细节。应该指出的是，附图中所示的各个特征无须按比例绘制。省略了对众所周知的元件和工艺技术的描述，以免难以理解本发明。此处所用的例子仅仅是为了便于理解本发明可以被实施的各种方法以及为了进一步使本技术领域的熟练人员能够实施本发明。因此，不应该把各个例子理解为限制本发明的范围。
参照图1和2，此处公开的是具有背栅结构112和212的三栅场效应晶体管(FET)100a和b、200a和b及其相关制作方法的二个示例性实施方案(见图3和10的流程图)。背栅112和212被氧化物层106和206电隔离于正面栅(例如三栅126和226)，并被用来降低或消除由掺杂剂原子起伏所造成的阈值电压变化。此外，若背栅112和212被隔离于衬底上的其它器件(例如100b和200b)，则背栅112和212可以被独立地动态偏置，以便按需要改变三栅FET 100a和200a的电压阈值。例如，若100a的背栅112和200a的背栅212分别被隔离于100b和200b，则背栅112和212能够被独立地偏置。借助于将比较薄的背栅介质层110和210以及背栅电极111和211组合到上部半导体部分118和218下方的三栅FET 100和200的鳍116和216的下部背栅部分112和212中，来形成背栅112和212。在图1所示的实施方案中，背栅电极111(例如硅锗部、硅锗部碳化物、掺氢的硅、或可快速氧化的其它硅材料)延伸到阱104。背栅电极111和阱104各具有相同的导电类型(亦即第二导电类型)。例如，背栅电极111和阱104可以各被n型掺杂剂掺杂。阱104位于不同于第二导电类型的第一导电类型的半导体衬底102(例如p型硅衬底)中。背栅接触134使电压能够通过阱104被施加到背栅电极111，以便调整FET 100的阈值电压。此外，形成的n阱104/p衬底102二极管防止了电流流到同一个衬底102上的其它器件(例如100b)。于是不需要各个器件100a与100b之间的隔离结构，且背栅结构112能够被动态独立地偏置。在图2所示的实施方案中，背栅电极211(例如n型多晶硅)延伸到第二导电类型的多晶硅层204(例如n型多晶硅层)。背栅接触234使电压能够通过多晶硅层204被施加到背栅电极211，以便调整FET 200的阈值电压。多晶硅层204被厚的绝缘层203隔离于第一导电类型的半导体衬底202(例如p型硅衬底)，并被各器件之间(例如200a与200b之间)的沟槽隔离结构260隔离于半导体衬底202上的其它器件(例如200b)。背栅结构212于是能够被动态独立地偏置。
更确切地说，参照图1，在本发明的一个实施方案中，鳍116被置于第一导电类型的半导体衬底102(例如p型硅衬底)上。鳍116包含第一导电类型的上部半导体部分118(例如p型硅部分)以及下部背栅部分112。下部背栅部分112包含上部半导体部分118下方的背栅介质层110(例如大约2-50nm的二氧化硅层)以及背栅介质层下方的背栅电极111。背栅电极111可以包含硅锗部、硅锗部碳化物、掺氢的硅、或可快速氧化的其它适当的硅材料，并被置于半导体衬底102上。氧化物层106被置于半导体衬底102上，且进一步向上延伸到对应于背栅电极111的区域内的鳍116的相对侧壁的下部109。此外，在半导体衬底102内紧邻鳍116下方并从鳍116向外延伸于氧化物层106下方的是一个第二导电类型的阱104(例如n阱)。由于用来形成阱104的注入工艺，与鳍116下方的区域中相比，阱104可以更深地延伸到氧化物层106下方区域内的半导体衬底102中。正面栅126(亦即正面栅介质层和正面栅电极)可以被置于鳍116附近。正面栅126可以包含三栅，此三栅包含鳍116顶部表面105和相对侧壁125上的三栅介质层124和三栅电极122。确切地说，三栅电极122被置于对应于鳍116的沟道区173的区域内的鳍的顶部表面105和相对侧壁125上(见图18)。三栅电极122可以向下延伸到氧化物层106。氧化物层106将三栅126隔离于背栅112和阱104。参照图18的俯视图，各种接触(例如被钨填充和衬里的通道)延伸到三栅电极122(例如见接触136)、阱104(例如见接触134)、以及鳍116的源/漏区174(例如见接触138)。背栅到阱104的接触134使得电压能够通过阱104被施加到背栅电极111，以便调整FET的阈值电压。此外，第二导电类型的阱104(例如n阱)和第一导电类型的半导体衬底102(例如p型硅衬底)构成一个防止电流流到同一个衬底102上的其它器件(例如100b)的二极管。于是，不需要器件100a与100b之间的隔离结构，且背栅112能够被动态独立地偏置。
参照图2，在本发明的另一实施方案中，鳍216被置于第二导电类型的多晶硅层204(例如n型多晶硅层)上。多晶硅层204被置于第一导电类型半导体衬底202(例如p型硅衬底)上的比较厚的绝缘层203(例如二氧化硅)上。鳍216包含第一导电类型的上部半导体部分218(例如p型硅部分)以及下部背栅部分212。下部背栅部分212包含上部半导体部分218下方的背栅介质层210(例如大约2-50nm的二氧化硅层)以及背栅介质层210下方的第二导电类型的背栅电极211(例如n型多晶硅)。背栅电极211与多晶硅层204相接触并被置于多晶硅层204上。氧化物层206(例如多晶硅层204的被氧化的顶部表面)可以被置于多晶硅层204上方，以隔层280将氧化物层206分隔于鳍216。正面栅226(亦即正面栅介质层和正面栅电极)可以被置于鳍216附近和氧化物层206上方。例如，三栅226可以被置于鳍216的顶部表面205上和相对侧壁225上。三栅226可以包含位于(例如生长或淀积于)鳍216的顶部表面205上、相对侧壁225上、以及鳍216与氧化物层206之间的空间280中的三栅介质层224(亦即正面栅介质层)。氧化物层206以及鳍216与氧化物层206之间的三栅介质层224部分，将三栅226隔离于背栅212，使得背栅212可以被用来调整FET的阈值电压。三栅226还可以包含三栅电极222(亦即正面栅电极)，此三栅电极222(亦即正面栅电极)位于对应于FET 200沟道区273的上部半导体部分218区域内的鳍216的顶部表面205上和相对侧壁225上的三栅介质层224上(见图18)。参照图18，各种接触(例如被钨填充和衬里的通道)可以延伸到三栅电极222(例如见接触236)、多晶硅层204(例如见接触234)、以及鳍216的源/漏区274(例如见接触238)。到多晶硅层204的背栅接触234使电压能够通过多晶硅层204被施加到背栅电极211，以便调整FET 200的阈值电压。此外，再参照图2，延伸通过氧化物层206和多晶硅层204到达绝缘层203的沟槽隔离结构260，将多晶硅层204和背栅212电隔离于半导体衬底202上的其它器件(例如200b)。于是，背栅212就能够被独立地偏置。
参照图3，如图1所示的具有背栅112的三栅场效应晶体管100的制作方法的一个实施方案以分层晶片101开始，此晶片101包含第一导电类型的半导体衬底102(例如p型硅衬底)、第二半导体层108(例如大约100-300nm厚度的硅锗部、硅锗部碳化物、掺氢的硅、或促进快速氧化的任何类似的硅材料)、绝缘层110(例如大约2-50nm厚度的二氧化硅层)、以及第一导电类型的第三半导体层118(例如另一个p型硅层)(300，见图4)。3nm的氧化物层151(例如二氧化硅)可以被生长或淀积在第三半导体层118上，随之以淀积7nm的氮化物层152(例如氮化硅)(302；见图5)。
晶片被腐蚀通过氮化物层152、氧化物层151、第三半导体层118、绝缘层110、以及部分地进入到第二半导体层108中，以便形成鳍116(304，见图6)。可以借助于在氮化物层152上淀积光抗蚀剂，来完成鳍116的形成。然后，鳍116被光刻构图，且晶片被腐蚀。参照图6，一旦在工艺304中被腐蚀，鳍116就包含作为第三半导体层剩余部分的上部半导体部分118以及下部背栅部分112。下部背栅部分112包含作为绝缘层剩余部分的背栅介质层110以及作为第二半导体层108被腐蚀部分的背栅电极111。第二半导体层108的其它部分107保留在半导体衬底102上。部分氧化物层151和氮化物层152保留在鳍116的上部半导体部分118的顶部上。
在形成鳍116之后，第二导电类型的阱104被形成在鳍116下方的半导体衬底102中(306，见图7)。具体地说，首先借助于掩模171掩蔽部分晶片101，仅仅使半导体衬底102中的鳍116以及紧邻鳍116的区域170被暴露，来形成阱104。然后，第二类型的掺杂剂(例如磷、砷、或锑之类的n型掺杂剂)被注入到鳍116下方以及进入邻近鳍116的半导体衬底102的区域170中。借助于所用的离子注入工艺，与鳍116下方相比，阱104可以被更深地注入到邻近鳍116的区域170中。阱104与三栅场效应晶体管100的背栅212的背栅电极111相接触。
一旦在工艺306中形成阱104并清除掩模171，阱和背栅112就在工艺308中被电隔离于正面栅(例如三栅)，下面来讨论这一点。例如，可以借助于将氧化物层106形成在阱104上方和对应于栅电极111的区域内的鳍116的相对侧壁109上，来完成阱104与背栅112的隔离(308，图8)。形成氧化物层106的一种方法是对保留在半导体衬底102上的第二半导体层108的剩余部分107进行氧化，同时对对应于背栅电极111的区域内的鳍116的相对侧壁125下部109的外部表面进行氧化。一旦氧化物层106被形成，就能够用热磷酸或选择性反应离子刻蚀方法来选择性地清除鳍116上的氮化物层152。鳍116上的氧化物层151也能够用反应离子刻蚀方法来选择性地清除(310)。对氧化物层151的清除仅仅会使氧化物层106减薄3nm。
在形成氧化物层106之后，诸如三栅126的正面栅可以被形成在氧化物层106上方的鳍116附近(312)。氧化物层106将背栅112电隔离于三栅126，使得背栅112能够被用来调整FET的阈值电压。借助于在对应于鳍116的上部半导体部分118的区域内的相对侧壁125上以及在鳍116的顶部表面105上生长或淀积一个薄的介质层124，能够形成三栅126(312，见图9)。然后，导体被淀积在鳍116上，并被构图和腐蚀，以便在对应于沟道区173的鳍116的区域上形成三栅电极122(见图1和18)。一旦完成了三栅126和背栅112结构，其它的工艺可能包括形成源/漏延伸区、形成晕圈、形成隔层、形成源/漏区、以及淀积和整平另一介质层130(314-316)。而且，通道可以被腐蚀通过该另一介质层130三栅电极126、到阱104、以及到鳍的源/漏区174。用诸如钨之类的导体对这些通道进行衬里和填充，以便形成接触(318，见图1和18的接触136；见图1和18的接触134；以及见图18的接触138)。确切地说，背栅接触134使得电压能够通过阱104被施加到背栅112，使得能够调整三栅场效应晶体管100的阈值电压，且背栅能够被动态偏置。形成在阱104(例如n阱)与半导体衬底102(例如p型硅衬底)之间的二极管，将施加到阱104的电流隔离于半导体衬底102上的其它器件(例如100b)，使得可以独立地偏置背栅112(320)。
参照图10，如图2所示的具有背栅212的三栅场效应晶体管200的制作方法的一个实施方案以分层晶片201开始，此晶片201包含第一导电类型的半导体衬底202(例如p型硅衬底)、第一绝缘层203(例如第一二氧化硅层)、第二导电类型的多晶硅层208(例如n型多晶硅层)、第二绝缘层210、以及第一导电类型的第二半导体层218(例如第二p型硅层)(1000；见图11)。第一绝缘层203应该被形成为比第二绝缘层210更厚。第二绝缘层210的厚度应该在2-50nm之间。3nm的氧化物层251(例如二氧化硅)可以被生长或淀积在第二半导体层218上，随之以淀积7nm的氮化物层252(例如氮化硅)(1002；见图12)。
晶片201被腐蚀通过氮化物层252、氧化物层251、第二半导体层218、第二绝缘层210、以及部分地进入到多晶硅层208中，以便形成鳍216。可以借助于在氮化物层252上淀积光抗蚀剂层，来完成鳍216的腐蚀。然后，鳍216被光刻构图和腐蚀(1004，见图13)，使得鳍216包含作为第二半导体层剩余部分的上部半导体部分218以及下部背栅部分212。下部背栅部分212包含作为第二绝缘层剩余部分的背栅介质层210以及作为多晶硅层208被腐蚀部分的背栅电极211。第二半导体层208的其它部分204保留在半导体衬底202上。部分氧化物层251和氮化物层252保留在鳍216的上部半导体部分218的顶部上。
然后，在保留于第一绝缘层203上的多晶硅层的204部分上，形成氧化物层206(1008)。借助于在鳍216上(例如在鳍216的顶部205、上部侧壁225、以及下部侧壁209上)首先形成隔层290，来形成氧化物层206(1006，见图14)。保留在第一绝缘层203上的多晶硅层的204部分的顶部表面被氧化，且隔层290被清除，在鳍216与氧化物层206之间留下多晶硅层204部分的暴露多晶硅表面280(1008，见图15)。在工艺1008中形成氧化物层206且清除隔层290之后，可以用热磷酸或选择性反应离子刻蚀方法选择性地清除鳍216上的氮化物层252。鳍216上的氧化物层251也能够用反应离子刻蚀方法来选择性地清除(1010，见图16)。对鳍的氧化物层251的清除仅仅会使氧化物层206减薄3nm。
然后，诸如三栅226的正面栅可以被置于鳍216附近(1012)。具体地说，薄的三栅介质层224可以被生长或淀积在鳍216的顶部表面205和相对侧壁225上以及鳍与氧化物层206之间的空间280中(见图17)。氧化物层206和三栅介质层224将三栅226电隔离于背栅212。导体被淀积在鳍216和氧化物层206上，并被构图和腐蚀，以便在对应于沟道区273的鳍216区域上形成三栅电极222(见图18)。将背栅212电隔离于三栅226，使得背栅能够被用来调整FET的阈值电压。一旦完成了三栅226和背栅212结构，沟槽隔离结构260就可以被形成为通过氧化物层206和多晶硅层204而到达第一绝缘层203，以便将背栅电极211隔离于半导体衬底202上的其它器件(例如200b)(1014，见图19)。然后可以执行其它的工艺步骤，以便完成FET，这些步骤可以包括形成源/漏延伸区、形成晕圈、形成隔层、形成源/漏区、以及淀积和整平另一介质层230(1016-1018)。而且，通道可以被腐蚀通过该介质层230到达三栅电极226、到达多晶硅层204、以及到达鳍的源/漏区274。用诸如钨之类的导体对这些通道进行衬里和填充，以便形成接触(1020，见图2和18的接触236；见图2和18的接触234；以及见图20的接触238)。确切地说，背栅接触234使得电压能够通过多晶硅层204被施加到背栅212，使得能够调整三栅场效应晶体管200的阈值电压，且背栅212能够被动态偏置(1022)。
因此，上面公开的是一种具有用来控制阈值电压的背栅的三栅场效应晶体管(FET)及其制作方法。在各个实施方案中，背栅被(例如氧化物层)电隔离于三栅。借助于将包含薄的背栅介质层和背栅电极的下部背栅部分组合到上部半导体部分下方的三栅FET的鳍中，采形成背栅。在一个实施方案中，鳍内的背栅电极延伸到p型硅衬底中的n阱区。到n阱的背栅接触使得电压能够通过n阱被施加到背栅电极。此外，形成在n阱与p型衬底之间的二极管防止了电流流到同一个衬底上的其它器件，使得背栅能够被独立地偏置。在另一实施方案中，鳍内的背栅电极延伸到n型多晶硅层。到多晶硅层的背栅接触使得电压能够通过多晶硅层被施加到背栅电极。n型多晶硅层被厚的绝缘层隔离于p型硅衬底，并被沟槽隔离结构隔离于衬底上的其它器件。于是，三栅FET的背栅结构就能够被动态独立地偏置。虽然就各个实施方案而言已经描述了本发明，但本技术领域的熟练人员可以理解的是，能够以所附权利要求的构思与范围内的修正来实施本发明。

Claims (27)

1.一种场效应晶体管，它包含：
衬底；
所述衬底上的鳍，其中，所述鳍包含：
上部半导体部分；和
下部背栅部分；以及
所述下部背栅部分包含：
所述上部半导体下的背栅介质层；以及
所述衬底和所述背栅介质层之间的背栅电极；
与所述鳍的所述上部半导体部分的顶部表面以及相对侧壁相邻的正面栅；
附加介质层，位于所述衬底上并沿着所述背栅电极的相对侧壁垂直延伸，从而将所述正面栅与所述背栅电极电隔离，
其中所述正面栅包括：
所述鳍的所述上部半导体部分的所述顶部表面上以及所述相对侧壁上的正面栅介质层；以及
所述正面栅介质层上以及所述附加介质层上的正面栅电极。
2.权利要求1的场效应晶体管，还包含接触，此接触电连接到所述背栅电极并被用来使电压可被施加到所述背栅电极，以便动态独立地偏置所述下部背栅部分。
3.权利要求1的场效应晶体管，其中，所述下部背栅部分控制所述场效应晶体管的阈值电压。
4.一种场效应晶体管，它包含：
第一导电类型的半导体衬底；
所述半导体衬底上的鳍，其中，所述鳍包含：
所述第一导电类型的上部半导体部分；和
下部背栅部分；
位于所述鳍的所述上部半导体部分的顶部表面上以及相对侧壁上且电隔离于所述下部背栅部分的正面栅；以及
所述鳍的所述下部背栅部分下方和所述正面栅下方的所述半导体衬底中的不同于第一导电类型的第二导电类型的阱。
5.权利要求4的场效应晶体管，其中，所述鳍的所述下部背栅部分包含：
背栅介质层；以及
所述背栅介质层下方的与所述阱相接触的背栅电极。
6.权利要求4的场效应晶体管，其中，所述正面栅包含：
所述鳍的所述上部半导体部分的顶部表面上以及相对侧壁上的正面栅介质层；以及
所述正面栅介质层上的正面栅电极，其中，所述正面栅电极被电隔离于所述阱和所述背栅电极。
7.权利要求5的场效应晶体管，还包含背栅接触，此背栅接触电连接到所述阱，其中，施加到所述接触的电压通过所述阱转移到所述背栅电极，并动态独立地偏置所述下部背栅部分。
8.权利要求4的场效应晶体管，其中，所述下部背栅部分控制所述场效应晶体管的阈值电压。
9.权利要求6的场效应晶体管，其中还包括位于所述半导体衬底上并沿着所述背栅电极垂直延伸的附加绝缘层，所述附加绝缘层将所述正面栅电极与所述衬底和所述背栅电极电隔离。
10.一种场效应晶体管，它包含：
半导体衬底；
所述半导体衬底上的绝缘层；
所述绝缘层上的多晶硅层；
所述多晶硅层上的鳍，其中，所述鳍包含：
上部半导体部分；和
下部背栅部分；以及
与所述鳍的所述上部半导体部分的顶部表面以及相对侧壁相邻且电隔离于所述下部背栅部分的正面栅。
11.权利要求10的场效应晶体管，其中，所述鳍的所述下部背栅部分包含：
背栅介质层；以及
所述背栅介质层下方的与所述多晶硅层相接触的背栅电极。
12.权利要求10的场效应晶体管，其中，所述正面栅包含：
所述鳍的所述上部硅部分的顶部表面上以及相对侧壁上的正面栅介质层；以及
所述正面栅介质层上的正面栅电极，其中，所述正面栅电极被电隔离于所述多晶硅层和所述背栅电极。
13.权利要求11的场效应晶体管，还包含背栅接触，此背栅接触电连接到所述多晶硅层，其中，施加到所述接触的电压通过所述多晶硅层转移到所述背栅电极，并动态独立地偏置所述下部背栅部分。
14.权利要求13的场效应晶体管，还包含通过所述多晶硅层到所述绝缘层的沟槽隔离结构，其中，所述沟槽隔离结构对所述多晶硅层进行隔离，使得所述下部背栅部分可被独立地偏置。
15.权利要求10的场效应晶体管，其中，所述下部背栅部分控制所述场效应晶体管的阈值电压。
16.一种场效应晶体管的制作方法，它包含：
提供晶片，此晶片具有第一导电类型的第一半导体层；所述第一半导体层上的第二半导体层；所述第二半导体层上的绝缘层；以及所述绝缘层上的所述第一导电类型的第三半导体层；
腐蚀通过所述第三半导体层、所述绝缘层、并部分地进入到所述第二半导体层，以便形成鳍；
在所述鳍下方的所述第一半导体层中，形成第二导电类型的阱；以及
形成与所述鳍的所述上部半导体部分的顶部表面以及相对侧壁相邻的正面栅；
其中，所述鳍包含上部半导体部分和下部背栅部分，且
其中，所述鳍的所述下部背栅部分包含作为所述绝缘层剩余部分的背栅介质层以及作为所述第二半导体层的已腐蚀部分的背栅电极。
17.权利要求16的方法，其中，形成所述阱的所述步骤包含：
在腐蚀所述鳍之后，掩蔽所述晶片，使所述鳍和邻近所述鳍的区域被暴露；以及
执行离子注入工艺，以便将第二导电类型的掺杂剂注入到所述鳍下方以及邻近所述鳍的所述区域中，其中，邻近所述鳍的所述区域内的所述注入的深度大于所述鳍下方的注入深度。
18.权利要求16的方法，还包含将电压施加到所述背栅，以便调整所述场效应晶体管的阈值电压。
19.权利要求16的方法，还包含在形成所述栅的所述步骤之前，将所述下部背栅部分电隔离于所述栅。
20.权利要求19的方法，其中，所述第二半导体层包含硅锗部、硅锗部碳化物、以及掺氢的硅中的一种，且
其中，将所述下部背栅部分隔离于所述栅的所述步骤包含：在所述鳍的所述腐蚀之后，
对保留在所述第一半导体层上的所述第二半导体层的一部分进行氧化；以及
对所述背栅电极的相对侧壁进行氧化。
21.权利要求16的方法，还包含：
形成到所述阱的接触；以及
动态独立地偏置所述下部背栅部分。
22.一种场效应晶体管的制作方法，它包含：
提供晶片，此晶片具有半导体衬底；所述半导体衬底上的第一绝缘层；所述第一绝缘层上的多晶硅层；所述多晶硅层上的第二绝缘层；以及所述第二绝缘层上的第二半导体层；
腐蚀通过所述第二半导体层、所述第二绝缘层、并部分地进入到所述多晶硅层，以便形成鳍；以及
形成与所述鳍的所述上部半导体部分的顶部表面以及相对侧壁相邻的正面栅；
其中，所述鳍包含上部半导体部分和下部背栅部分，且
其中，所述鳍的所述下部背栅部分包含作为所述第二绝缘层剩余部分的背栅介质层以及作为所述多晶硅层的已腐蚀部分的背栅电极。
23.权利要求22的方法，还包含将电压施加到所述背栅，以便调整所述场效应晶体管的阈值电压。
24.权利要求22的方法，还包含将所述下部背栅部分电隔离于所述栅。
25.权利要求24的方法，其中，隔离所述下部背栅部分的所述步骤包含：
在所述栅的所述形成之前，
在所述鳍上形成隔层；
对保留在所述第一绝缘层上的所述多晶硅层的第二部分的顶部表面进行氧化，以便形成氧化物层；以及
清除所述隔层，使所述多晶硅层的暴露部分保留在所述氧化物层与所述鳍之间；以及
在所述栅的所述形成过程中，在所述鳍的顶部表面上、所述鳍的相对侧壁上、以及所述多晶硅层的所述暴露部分上，形成介质层。
26.权利要求24的方法，还包含形成通过所述氧化物层和所述多晶硅层第二部分到达所述第一绝缘层的沟槽隔离结构，其中，所述沟槽隔离结构对所述背栅下方的所述多晶硅层的所述第二部分进行隔离。
27.权利要求25的方法，还包含：
形成到所述下部背栅部分下方的所述多晶硅层的所述第二部分的接触；以及
动态独立地偏置所述下部背栅部分。
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